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TSMC से परिचित पाठकों को पता होना चाहिए कि फाउंड्री की दिग्गज कंपनी ने अपने 2.5D और 3D पैकेजिंग उत्पादों को एक ब्रांड - "3D फैब्रिक" के तहत जोड़ा है।जैसा कि वे उम्मीद करते हैं, भविष्य के ग्राहक सिस्टम-स्तरीय कार्यों के घने, विषम एकीकरण प्रदान करने के लिए दोनों विकल्पों का अनुसरण करेंगे - उदाहरण के लिए, "फ्रंट-एंड" 3D वर्टिकल असेंबली "बैक-एंड" 2.5D एकीकरण के साथ संयुक्त।

तकनीकी रूप से, "3D" हाई-बैंडविड्थ मेमोरी HBM स्टैक के साथ SoC का 2.5D एकीकरण पहले से ही एक संयुक्त उत्पाद है।जैसा कि ऊपर दिखाया गया है, TSMC भविष्य में टोपोलॉजी के एक समृद्ध संयोजन की कल्पना कर रहा है, एक बहुत ही जटिल विषम प्रणाली डिजाइन के हिस्से के रूप में 2.5D CoWoS/InFO के साथ 3D SoIC का संयोजन।
कार्यशाला में प्रक्रिया प्रौद्योगिकी प्रदर्शनों के साथ, पैकेजिंग प्रौद्योगिकी का अद्यतन बहुत सरल है - यह इसके रोडमैप की सफलता को दर्शाता है और केवल इसे निष्पादित करने के लिए जारी रखने की आवश्यकता है, ऐसे कई विशिष्ट क्षेत्र हैं जो नई दिशाओं का प्रतिनिधित्व करते हैं जिन्हें हम नीचे हाइलाइट करेंगे।
विशेष रूप से नोट एक उन्नत सिस्टम एकीकरण सुविधा में TSMC का निवेश है जो 3D फैब्रिक उत्पादों का समर्थन करेगा, पूर्ण असेंबली और परीक्षण निर्माण क्षमता प्रदान करेगा।TSMC के अनुसार, झुनान में दुनिया की पहली पूरी तरह से स्वचालित 3D फैब्रिक उन्नत पैकेजिंग फैक्ट्री के इस साल की दूसरी छमाही में उत्पादन शुरू होने की उम्मीद है।
उन्नत पैकेजिंग पर ध्यान क्यों दें
सभी की सुसंगत समझ में, TSMC वास्तव में फाउंड्री व्यवसाय में लगा हुआ है।लेकिन नई सदी में प्रवेश करते हुए, चाहे वह टीएसएमसी, सैमसंग या यहां तक ​​​​कि इंटेल भी हो, सभी उन्नत पैकेजिंग को कंपनी के काम के प्रमुख फोकस के रूप में लेते हैं।परिणामों में।
जैसा कि सेमीविकी द्वारा रिपोर्ट किया गया है, मूर का कानून अब कई अन्य अनुप्रयोगों के लिए लागत प्रभावी नहीं है, विशेष रूप से बहु-चिप मॉड्यूल (एमसीएम) और पैकेज एसआईपी में सिस्टम जैसे विषम कार्यों को एकीकृत करने के लिए। "मूर से मूर" तकनीक के रूप में उभरा है एक (सबसिस्टम) समाधान में बहुत सारे तर्क और स्मृति, एनालॉग, एमईएमएस, आदि को एकीकृत करने का एक विकल्प।हालांकि, ये विधियां अभी भी बहुत ग्राहक-विशिष्ट हैं और विकास के समय और लागत की एक महत्वपूर्ण राशि लेती हैं।
चिप विकास के इतिहास को देखते हुए, वास्तव में, उन्नत पैकेजिंग की अवधारणा दशकों से मौजूद है।एक पैकेज में विभिन्न और उन्नत चिप्स को असेंबल करके समझौता करना चिप डिजाइन को आगे बढ़ाने का एक तरीका है।आज, इस अवधारणा को कभी-कभी विषम एकीकरण के रूप में जाना जाता है।बहरहाल, लागत कारणों से, उन्नत पैकेजिंग का उपयोग मुख्य रूप से उच्च अंत, आला-उन्मुख अनुप्रयोगों में किया जाता है।
लेकिन यह जल्द ही बदल सकता है।चूंकि आईसी स्केलिंग डिजाइनों को आगे बढ़ाने का पारंपरिक तरीका है, यह प्रत्येक नोड पर विभिन्न चिप कार्यों को कम करता है और उन्हें एक मोनोलिथिक चिप पर पैक करता है।हालांकि, कई लोगों के लिए आईसी स्केलिंग बहुत महंगी हो गई है, और प्रति नोड लाभ कम हो रहे हैं।
हालांकि स्केलिंग नए डिजाइनों के लिए एक विकल्प है, उद्योग उन्नत पैकेजिंग सहित विकल्पों की तलाश कर रहा है।जो बदल गया है वह यह है कि उद्योग नए उन्नत पैकेजिंग प्रकार विकसित कर रहा है या मौजूदा तकनीकों का विस्तार कर रहा है।
उन्नत पैकेजिंग के पीछे प्रेरणा वही रहती है।एक ही चिप पर सभी चिप कार्यों को रटने के बजाय, उन्हें तोड़कर एक पैकेज में एकीकृत करें।यह लागत कम करने और बेहतर पैदावार प्रदान करने के लिए कहा जाता है।दूसरा लक्ष्य चिप्स को एक दूसरे के पास रखना है।कई उन्नत पैक मेमोरी को प्रोसेसर के करीब लाते हैं, जिससे कम विलंबता वाले डेटा तक तेजी से पहुंच मिलती है।
यह आसान लगता है, लेकिन यहाँ कुछ चुनौतियाँ हैं।साथ ही, कोई एक पैकेज प्रकार नहीं है जो सभी जरूरतों को पूरा करता हो।वास्तव में, चिप ग्राहकों को विभिन्न प्रकार के विकल्पों का सामना करना पड़ता है।उनमें से: फैन-आउट (एकीकृत डाई और वेफर-स्तरीय पैकेजिंग में घटक), 2.5D / 3D (एक पैकेज में एक-दूसरे के साथ-साथ या एक-दूसरे के ऊपर रखे गए चिप्स) और 3D-IC: (शीर्ष पर मेमोरी स्टैकिंग) मेमोरी की, लॉजिक पर स्टैकिंग या लॉजिकल रूप से स्टैकिंग लॉजिक) तीन सामान्य विकल्प बन जाते हैं।
इसके अलावा, उद्योग चिपलेट्स नामक एक अवधारणा पर भी काम कर रहा है, जो 2.5डी/3डी तकनीक का समर्थन करता है।विचार यह है कि आपके पास पुस्तकालय में मॉड्यूलर चिप्स या चिपलेट का विकल्प है।फिर उन्हें एक पैकेज में एकीकृत किया जाता है और डाई-टू-डाई इंटरकनेक्ट योजना का उपयोग करके जोड़ा जाता है।
TSMC की ओर से, नए मल्टी-चिप IC पैकेजिंग समाधानों की बाजार की मांग को पूरा करने के लिए, वे मूर के कानून से परे एकीकरण के लिए किफायती समाधान प्रदान करने के लिए उन्नत IC पैकेजिंग तकनीकों को विकसित करने के लिए अपने OIP भागीदारों के साथ भी काम कर रहे हैं।
2012 में, TSMC ने Xilinx के साथ, उस समय का सबसे बड़ा FPGA पेश किया, जिसमें चार समान 28 एनएम FPGA चिप्स शामिल थे, जो एक सिलिकॉन इंटरपोज़र पर एक साथ लगे हुए थे।उन्होंने इन बिल्डिंग ब्लॉक्स को आपस में जोड़ने के लिए थ्रू-सिलिकॉन वायस (टीएसवी), माइक्रोबंप्स और री-डिस्ट्रीब्यूशन-लेयर्स (आरडीएल) भी विकसित किए।इसके निर्माण के आधार पर, TSMC ने एकीकृत सर्किट पैकेजिंग समाधान CoWoS (चिप-ऑन-वेफर-ऑन-सब्सट्रेट) का नाम दिया।यह ब्लॉक-आधारित और ईडीए-सक्षम पैकेजिंग तकनीक उच्च-प्रदर्शन और उच्च-शक्ति वाले डिजाइनों के लिए वास्तविक उद्योग मानक बन गई है।
TSMC ने 2017 में InFO (इंटीग्रेटेड फैनऑट टेक्नोलॉजी) तकनीक की घोषणा की। यह CoWoS में सिलिकॉन इंटरपोजर को बदलने के लिए पॉलियामाइड फिल्म का उपयोग करता है, जिससे यूनिट की लागत और पैकेज की ऊंचाई कम हो जाती है, दोनों मोबाइल एप्लिकेशन की सफलता के लिए महत्वपूर्ण मानदंड हैं।TSMC ने स्मार्टफ़ोन के लिए कई InFO डिज़ाइन शिप किए हैं।
TSMC ने 2019 में सिस्टम-ऑन-ए-चिप (SoIC) तकनीक पेश की। फ्रंट-एंड (फैब) उपकरण के साथ, TSMC को बहुत सटीक रूप से संरेखित किया जा सकता है और फिर फॉर्म फैक्टर को और कम करने के लिए कई संकीर्ण पिच कॉपर पैड का उपयोग करके कम्प्रेशन-बॉन्ड डिज़ाइन किया जा सकता है। क्षमता और शक्ति।
ये दोनों प्रौद्योगिकियां धीरे-धीरे आज के 3डी फैब्रिक में विकसित हुई हैं।
2022 के लिए नवीनतम अपडेट
जैसा कि ऊपर दिखाया गया है, TSMC की योजना के अनुसार, उनकी पैकेजिंग तकनीकों में अब 2.5D और 3D हैं।आइए एक नजर डालते हैं उनके 2.5D पर।रिपोर्टों के अनुसार, TSMC के पास अब दो प्रकार की 2.5D पैकेजिंग प्रौद्योगिकियां हैं - "चिप-ऑन-वेफर-ऑन-सब्सट्रेट" (CoWoS: चिप-ऑन-वेफर-ऑन-सब्सट्रेट) और "एकीकृत फैनआउट" (सूचना: एकीकृत फैनआउट) .(ध्यान दें कि ऊपर की छवि में, कुछ InFO उत्पादों को TSMC द्वारा "2D" के रूप में दर्शाया गया है।)
दोनों प्रौद्योगिकियों के लिए एक महत्वपूर्ण कदम अधिक से अधिक मरने (और एचबीएम स्टैक) को एकीकृत करने के लिए अधिकतम पैकेज आकार का निरंतर विस्तार है।उदाहरण के लिए, एक सिलिकॉन इंटरपोज़र (CoWoS-S) पर एक इंटरकनेक्ट परत बनाने के लिए कई लिथोग्राफिक एक्सपोज़र की "सिलाई" की आवश्यकता होती है - लक्ष्य इंटरपोज़र आकार को अधिकतम रेटिकल आकार के गुणक से बढ़ाना है।
रिपोर्ट के अनुसार CoWoS को सबसे पहले देखते हुए, TSMC CoWoS को तीन अलग-अलग इंटरपोज़र तकनीकों (CoWoS में "वेफ़र्स") की पेशकश करने के लिए विस्तारित किया गया है:
1. CoWoS-S: TSMC के अनुसार, इस पैकेजिंग मोड में, मौजूदा सिलिकॉन लिथोग्राफी और पुनर्वितरण परत प्रसंस्करण के आधार पर एक सिलिकॉन इंटरपोजर का उपयोग किया जाता है।
▪️ 2012 से बड़े पैमाने पर उत्पादन शुरू किया, अब तक 20 से अधिक ग्राहकों को 100 से अधिक उत्पादों की आपूर्ति की गई है
️ इंटरपोजर एम्बेडेड "ट्रेंच" कैपेसिटर को एकीकृत करता है
️ विकास में 3x अधिकतम रेटिकल आकार - 2 बड़े SoCs और 8 HBM3 मेमोरी स्टैक के साथ डिज़ाइन कॉन्फ़िगरेशन का समर्थन करता है, और eDTC1100 (1100nF/mm**2)
2. CoWoS-R: इस पैकेजिंग मोड में, लागत कम करने के लिए एक ऑर्गेनिक इंटरपोज़र का उपयोग किया जाता है
▪️ 6 इंटरकनेक्ट पुनर्वितरण परतों तक, 2um/2um L/S
▪️ 4x मुखौटा आकार, 55mmX55mm पैकेज में एक SoC और 2 HBM2 स्टैक का समर्थन करता है;2.1X मास्क आकार विकास में है, 2 SoCs और 2HBM2 85mmX85mm पैकेज में है
3. CoWoS-L: आसन्न डाई किनारों (0.4um/0.4um L/S पिच) के बीच उच्च-घनत्व इंटरकनेक्ट के लिए कार्बनिक इंटरपोज़र में डाले गए छोटे सिलिकॉन "ब्रिज" का उपयोग करता है।
▪️ 2X रेटिकल साइज 6 HBM2 स्टैक के साथ 2 SoCs 2023 को सपोर्ट करता है);
️ 12 एचबीएम3 स्टैक्स (2024) का समर्थन करने के लिए विकास में 4X रेटिकल आकार
TSMC ने जोर दिया कि वे CoWoS कार्यान्वयन के लिए HBM3 इंटरकनेक्ट के लिए आवश्यक भौतिक कॉन्फ़िगरेशन पर HBM मानक समूह के साथ काम कर रहे हैं।(स्टैक परिभाषाओं के लिए, HBM3 मानक ने निम्नलिखित की पहचान की है: 4GB क्षमता (4 8Gb मर जाता है) से 64GB (16 32Gb मर जाता है); 1024-बिट सिग्नलिंग इंटरफ़ेस; 819GBps बैंडविड्थ तक।) इन आगामी CoWoS कॉन्फ़िगरेशन में कई HBM3 स्टैक हैं विशाल मेमोरी क्षमता और बैंडविड्थ प्रदान करेगा।
इसके अतिरिक्त, आगामी CoWoS डिज़ाइनों में अधिक बिजली की खपत की प्रत्याशा में, TSMC उपयुक्त कूलिंग समाधानों की जांच कर रहा है, जिसमें चिप और पैकेज के बीच बेहतर थर्मल इंटरफ़ेस सामग्री (TIM), और एयर कूलिंग से इमर्सन कूलिंग में संक्रमण शामिल है।
CoWoS को पेश करने के बाद, आइए इसकी InFO पैकेजिंग तकनीक को देखें।
यह समझा जाता है कि यह पैकेजिंग तकनीक एक अस्थायी वाहक पर सटीक (फेस-डाउन) अभिविन्यास के बाद एक एपॉक्सी "वेफर" में डाई को एनकैप्सुलेट करती है।एक पुनर्वितरण इंटरकनेक्ट परत को पुनर्निर्मित वेफर सतह में जोड़ा जाता है।पैकेज धक्कों को फिर सीधे पुनर्वितरण परत से जोड़ा जाता है।
TSMC के अनुसार, कंपनी के पैकेज में InFO_PoP, InFO_oS और InFO_B की कई टोपोलॉजी हैं।
जैसा कि नीचे दिए गए चित्र में दिखाया गया है, InFO_PoP पैकेज-ऑन-पैकेज कॉन्फ़िगरेशन का प्रतिनिधित्व करता है, जो अंतर्निहित लॉजिक चिप के साथ DRAM पैकेज के एकीकरण पर ध्यान केंद्रित करता है।DRAM के शीर्ष डाई पर धक्कों पुनर्वितरण परत तक पहुँचने के लिए InFO vias (TIVs) का उपयोग करते हैं।

TSMC ने कहा कि InFO_PoP मुख्य रूप से मोबाइल प्लेटफॉर्म के लिए उपयोग किया जाता है, और 2016 में साक्षात्कार के बाद से, इस पैकेज में चिप्स का शिपमेंट 1.2 बिलियन से अधिक हो गया है।TSMC के अनुसार, वर्तमान InFO_PoP मोड में, इसका DRAM पैकेज एक कस्टम डिज़ाइन है, इसलिए इसे केवल TSMC में ही निर्मित किया जा सकता है।इसके लिए, TSMC एक वैकल्पिक InFO_B टोपोलॉजी विकसित कर रहा है जो शीर्ष पर एक मौजूदा (LPDDR) DRAM पैकेज जोड़ता है और बाहरी अनुबंध निर्माताओं को असेंबली प्रदान करने की अनुमति देता है।
InFO_oS (ऑन-सब्सट्रेट) कई डाई को इनकैप्सुलेट कर सकता है, और पुनर्वितरण परत और इसके माइक्रोबंप TSV के माध्यम से सब्सट्रेट से जुड़े होते हैं।
यह एक ऐसी तकनीक है जो 5 वर्षों से अधिक समय से उत्पादन में है और एचपीसी ग्राहकों पर केंद्रित है।तकनीकी विवरण से, पैकेज में सब्सट्रेट पर 2um/2um L/S के साथ 5 RDL परतें हैं।यह सब्सट्रेट को एक बड़ा पैकेज आकार प्राप्त करने की अनुमति देता है, वर्तमान में 110 मिमी X 110 मिमी।TSMC के अनुसार, कंपनी भविष्य में एक बड़ा आकार प्रदान करने की योजना बनाएगी - 130um C4 बम्प पिच
जहां तक ​​InFO_M का सवाल है, यह InFO_oS के लिए कई पैकेज डाई और अतिरिक्त सब्सट्रेट + TSV के बिना पुनर्वितरण परतों के साथ एक प्रतिस्थापन है (<500mm² पैकेज में सक्षम और 2H2022 में उत्पादित किया जाएगा)।
TSMC की 2.5D पैकेजिंग पेश करने के बाद, हम उनकी 3D पैकेजिंग दुनिया में प्रवेश करते हैं।उनमें से एक 3D पैकेज-ऑन-पैकेज तकनीक है जिसे InFO-3D कहा जाता है, जो मोबाइल प्लेटफॉर्म पर ध्यान देने के साथ पुनर्वितरण परतों और TIV के साथ लंबवत रूप से एकीकृत माइक्रोबम्प्ड चिप्स का उपयोग करता है।

जैसा कि दिखाया गया है, TSMC के पास लंबवत-डाई-स्टैक्ड 3D टोपोलॉजी पैकेजों का एक अधिक उन्नत परिवार है जिसे "एकीकृत चिप्स पर सिस्टम" (SoICs) के रूप में जाना जाता है।यह बहुत अच्छी पिच प्राप्त करने के लिए मरने के बीच सीधे तांबे के बंधन का उपयोग करता है।
TSMC के अनुसार, कंपनी के दो SoIC उत्पाद हैं - "वेफर-ऑन-वेफर" (WOW) और "चिप-ऑन-वेफर" (COW)।WOW टोपोलॉजी वेफर पर एक जटिल SoC डाई को एकीकृत करती है, जो इष्टतम डिकॉउलिंग के लिए एक गहरी खाई संधारित्र (DTC) संरचना प्रदान करती है।एक अधिक सामान्य गाय टोपोलॉजी कई SoC को ढेर कर देती है।
एसओआईसी असेंबली के लिए उपयुक्त प्रक्रिया प्रौद्योगिकियों को नीचे दी गई तालिका में दिखाया गया है।

TSMC के अनुसार, कंपनी के 3DFabric डिज़ाइन सपोर्ट में 3Dblox भी शामिल है।जैसा कि ऊपर दी गई 3D फैब्रिक छवि के ऊपरी दाएं कोने में दिखाया गया है, TSMC 3D SoIC और 2.5D तकनीक को मिलाकर एक जटिल सिस्टम-इन-पैकेज डिज़ाइन कार्यान्वयन की कल्पना कर रहा है।

जैसा कि ऊपर उल्लेख किया गया है, यह डिजाइन प्रवाह बहुत जटिल है और इसके लिए उन्नत थर्मल, टाइमिंग और एसआई/पीआई विश्लेषण प्रवाह की आवश्यकता होती है (जो मॉडल डेटा वॉल्यूम को भी संभाल सकता है)।इन सिस्टम-स्तरीय डिज़ाइनों के विकास का समर्थन करने के लिए, TSMC ने तीन मुख्य डिज़ाइन प्रवाह पहलों पर EDA आपूर्तिकर्ताओं के साथ सहयोग किया है:
इनमें से पहले में बेहतर थर्मल विश्लेषण के लिए मोटे अनाज के साथ-साथ बढ़िया तरीकों का उपयोग शामिल है।

दूसरा, TSMC और EDA दिग्गज भी पदानुक्रमित स्थैतिक समय विश्लेषण पर सहयोग कर रहे हैं।मल्टी-कॉर्न डेटा विश्लेषण की जटिलता को कम करने के लिए एक एकल मरने को एक अमूर्त मॉडल द्वारा दर्शाया गया है।

अंत में, TSMC और EDA जायंट ने भी फ्रंट-एंड डिज़ाइन पार्टीशन सिली गर्ल के साथ सहयोग किया।2 जटिल प्रणालियों के फ्रंट-एंड डिज़ाइन डिवीजन में तेजी लाने में मदद करने के लिए, TSMC ने "3Dblox" नामक एक कार्यक्रम भी लागू किया है।

TSMC के अनुसार, कंपनी की योजना का लक्ष्य संपूर्ण भौतिक पैकेजिंग प्रणाली को मॉड्यूलर घटकों में तोड़ना और फिर उन्हें एकीकृत करना है।जैसा कि दिखाया गया है, कार्यक्रम की मॉड्यूल श्रेणियां हैं: बम्प्स/बॉन्ड्स, विअस, कैप्स, इंटरपोजर और डाई।
इस कार्यक्रम के साथ, इन मॉड्यूलों को किसी भी SoIC, CoWoS या InFO पैकेजिंग तकनीक में एकीकृत किया जाएगा।
विशेष रूप से ध्यान देने योग्य बात यह है कि TSMC विभिन्न प्रकार के EDA टूल का उपयोग करने के लिए 3D फैब्रिक डिज़ाइन को सक्षम करने पर काम कर रहा है - अर्थात, भौतिक डिज़ाइन को पूरा करने के लिए एक EDA विक्रेता टूल का उपयोग करना और (संभावित रूप से) टाइमिंग विश्लेषण, सिग्नल का समर्थन करने के लिए एक अलग EDA विक्रेता उत्पाद का उपयोग करना। अखंडता/शक्ति अखंडता विश्लेषण, थर्मल विश्लेषण।
ऐसा प्रतीत होता है कि 3Dblox ने SoCs के लिए "संदर्भ प्रवाह" की अवधारणा को अगले स्तर पर ले लिया है, जिसमें TSMC EDA विक्रेता डेटा मॉडल और प्रारूपों के बीच अंतर-संचालनीयता चला रहा है।3Dblox की समग्र प्रवाह क्षमता Q3 2022 में उपलब्ध होगी। (प्रारंभिक चरण—अर्थात, InFO पर पुनर्वितरण संकेतों की स्वचालित रूटिंग—जारी होने वाली पहली विशेषता होगी।)
स्पष्ट रूप से, 2.5D और 3D कॉन्फ़िगरेशन में अपेक्षित वृद्धि के कारण, TSMC उन्नत पैकेजिंग प्रौद्योगिकी विकास और (विशेषकर) नई निर्माण सुविधाओं में भारी निवेश कर रहा है।HBM2/2e से HBM3 मेमोरी स्टैक में परिवर्तन से CoWoS 2.5 तकनीक का उपयोग करते हुए सिस्टम डिज़ाइनों को काफी प्रदर्शन लाभ मिलेगा।मोबाइल प्लेटफॉर्म ग्राहक इंफो के मल्टी-चिप डिजाइनों की विविधता का विस्तार करेंगे।3डी और 2.5डी प्रौद्योगिकियों के संयोजन वाले जटिल 3डीफैब्रिक डिजाइनों को अपनाने से निस्संदेह रूप से भी वृद्धि होगी, सिस्टम विभाजन को गति देने के लिए डिजाइन तत्वों को "मॉड्यूलराइज" करने के लिए टीएसएमसी के प्रयासों और ईडीए उपकरणों/प्रवाहों की एक विस्तृत श्रृंखला के उपयोग को सक्षम करने के उनके प्रयासों का लाभ मिलेगा।.
पैकेजिंग प्रौद्योगिकी बुनियादी बातों
TSMC की परिभाषा के अनुसार, फ्रंट-एंड चिप स्टैकिंग तकनीक जैसे CoW (चिप-ऑन-वेफर) और WoW (वेफर-ऑन-वेफर) को सामूहिक रूप से "SoIC" के रूप में संदर्भित किया जाता है, यानी सिस्टम ऑफ़ इंटीग्रेटेड चिप्स।इन तकनीकों का लक्ष्य बैक-एंड एकीकरण विकल्पों पर देखे गए "धक्कों" का उपयोग किए बिना सिलिकॉन चिप्स को एक साथ ढेर करना है।यहाँ, SoIC डिज़ाइन वास्तव में बॉन्डिंग इंटरफ़ेस बना रहा है ताकि सिलिकॉन को सिलिकॉन के ऊपर रखा जा सके जैसे कि यह सिलिकॉन का एक टुकड़ा हो।
TSMC के आधिकारिक परिचय के अनुसार, कंपनी का SoIC सर्विस प्लेटफॉर्म सिस्टम-ऑन-चिप (SoC) से विभाजित छोटे चिप्स के पुन: एकीकरण के लिए अभिनव फ्रंट-एंड 3D इंटर-चिप स्टैकिंग तकनीक प्रदान करता है।अंतिम एकीकृत चिप सिस्टम प्रदर्शन के मामले में मूल एसओसी से बेहतर प्रदर्शन करता है।यह अन्य सिस्टम कार्यों को एकीकृत करने के लिए लचीलापन भी प्रदान करता है।TSMC ने नोट किया कि SoIC सर्विस प्लेटफॉर्म क्लाउड, नेटवर्किंग और एज एप्लिकेशन में लगातार बढ़ती कंप्यूटिंग, बैंडविड्थ और लेटेंसी आवश्यकताओं को संबोधित करता है।यह CoW और WoW योजनाओं का समर्थन करता है, जो विभिन्न चिप कार्यों, आकारों और प्रौद्योगिकी नोड्स को मिलाते और मिलान करते समय उत्कृष्ट डिज़ाइन लचीलापन प्रदान करते हैं।
विशेष रूप से, TSMC की SoIC तकनीक कई डाई को "3D बिल्डिंग ब्लॉक्स" (उर्फ "3D Chiplets") में ढेर करने का एक बहुत शक्तिशाली तरीका है।
आज, एसओआईसी लंबवत स्टैक्ड चिप्स के बीच प्रति वर्ग मिलीमीटर अंतरिक्ष में लगभग 10,000 इंटरकनेक्ट करने में सक्षम हैं।लेकिन विचार यह है कि यह प्रति वर्ग मिलीमीटर 1 मिलियन इंटरकनेक्ट की दिशा में काम कर रहा है।3D-IC के प्रति उत्साही एक ऐसी IC पैकेजिंग पद्धति की तलाश कर रहे हैं जो इस तरह के महीन इंटरकनेक्ट को सक्षम करे, फॉर्म फैक्टर को और कम करे, बैंडविड्थ की सीमाओं को दूर करे, डाई स्टैक में थर्मल प्रबंधन को सरल करे, और उनमें बड़े, अत्यधिक समानांतर सिस्टम को एकीकृत करे।
TSMC के अनुसार, SoIC के लाभों में से एक इसका थर्मल प्रदर्शन है।हालाँकि, इन SoIC तकनीकों का नकारात्मक पक्ष यह है कि स्टैक्ड डिज़ाइनों को एक दूसरे के संयोजन में डिज़ाइन किया जाना चाहिए।फिर भी ईएमआईबी जैसी माइक्रोबंपिंग तकनीक इस तरह से काम करती है जो तकनीकी रूप से चिप्स की एक श्रृंखला को एक साथ जोड़ सकती है।COW और WOWO जैसी SoIC तकनीकों के साथ, डिजाइन शुरू से ही तय है।
फिर भी, TSMC अपनी SoIC चिप स्टैकिंग क्षमताओं में सुधार करने का इच्छुक है।TSMC की योजना के अनुसार, यह उनके भविष्य-उन्मुख एकीकरण के लिए एक महत्वपूर्ण तकनीक है, जो इंटरपोज़र या चिप स्टैकिंग के पिछले कार्यान्वयन से परे है, क्योंकि यह सिलिकॉन चिप्स को बिना किसी माइक्रो-बम्प का उपयोग किए स्टैक करने की अनुमति देता है, लेकिन सीधे धातु की परत सिलिकॉन संरेखित है और सिलिकॉन चिप से बंधा हुआ है।
पैकेजिंग में एक और अपेक्षाकृत सरल उपाय दो सिलिकॉन चिप्स को एक पैकेज में जोड़ना है।आमतौर पर, यह दो सिलिकॉन वेफर्स के साथ-साथ कई कनेक्शनों के साथ किया जाता है।सबसे अधिक परिचित इंटरपोजर विधि है, जो सभी इंटरकनेक्टेड मरने के तहत सिलिकॉन का एक बड़ा टुकड़ा रखता है, और पीसीबी पैकेज के माध्यम से निशान डालने की तुलना में तेज़ रूटिंग विधि है।
इसी तरह, एक अन्य दृष्टिकोण पीसीबी में एक इंटरपोजर को सिर्फ एक विशिष्ट डाई को दूसरे से जोड़ने के लिए है (इसे इंटेल अपने एंबेडेड मल्टी-डाई इंटरकनेक्ट ब्रिज या ईएमआईबी कहता है)।
तीसरा सीधा डाई-टू-डाई वर्टिकल स्टैकिंग है, हालांकि, दो सिलिकॉन वेफर्स के बीच माइक्रोबंप के उपयोग के कारण, यह ऊपर वर्णित एसओआईसी कार्यान्वयन से अलग है - एसओआईसी बॉन्डिंग का उपयोग करता है।वर्ष की दूसरी छमाही में TSMC के उत्पादों में लगभग सभी कार्यान्वयन माइक्रोबंप पर आधारित होते हैं, क्योंकि यह प्रत्येक चिप के निर्माण के बाद विभिन्न चिप्स के बीच परिदृश्यों के बेहतर मिश्रण और मिलान की अनुमति देता है, लेकिन वह घनत्व प्राप्त नहीं करता है जो SoIC प्रदान करता है या शक्ति लाभ प्रदान करता है। .
इसलिए इसे "पोस्ट-सेगमेंट" उन्नत एनकैप्सुलेशन कहा जाता है।इस प्रकार एचबीएम क्षमताओं वाले जीपीयू लागू किए जाते हैं।
कई एचबीएम सक्षम जीपीयू में एक जीपीयू मर जाता है, कई एचबीएम मर जाते हैं, सभी को एक इंटरपोजर के ऊपर रखा जाता है।GPU और HBM अलग-अलग कंपनियों द्वारा बनाए जाते हैं (और यहां तक ​​कि अलग-अलग HBM का भी इस्तेमाल किया जा सकता है), और सिलिकॉन इंटरपोज़र कहीं और बनाए जा सकते हैं।यह सिलिकॉन इंटरपोज़र निष्क्रिय हो सकता है (इसमें कोई तर्क नहीं है, बस डाई-टू-डाई रूटिंग है) या सक्रिय है, और यदि वांछित हो तो चिप्स के बीच बेहतर नेटवर्क इंटरकनेक्शन के लिए डिज़ाइन किया जा सकता है, हालांकि इसका मतलब है कि इंटरपोज़र बिजली की खपत करता है।
TSMC की GPU जैसी इंटरपोज़र रणनीति को अतीत में CoWoS (चिप-ऑन-वेफर-ऑन-सब्सट्रेट) कहा गया है।3DFabric के हिस्से के रूप में, CoWoS के अब तीन प्रकार हैं, जिन्हें कार्यान्वयन द्वारा विभाजित किया गया है:

जिस मानक से हर कोई परिचित है उसे CoWoS-S कहा जाता है, जहां S का अर्थ सिलिकॉन इंटरपोजर है।CoWoS-S की सीमा इंटरपोजर का आकार है, समाप्ति आमतौर पर 65nm निर्माण प्रक्रिया या इसी तरह की होती है।चूंकि इंटरपोजर मोनोलिथिक सिलिकॉन वेफर्स हैं, इसलिए उन्हें समान रूप से गढ़ा जाना चाहिए, और जैसे ही हम चिपलेट युग में आगे बढ़ते हैं, ग्राहक बड़े और बड़े इंटरपोजर की मांग कर रहे हैं, जिसका अर्थ है कि टीएसएमसी उन्हें निर्माण करने में सक्षम होना चाहिए (और उच्च पैदावार प्रदान करना)।
पारंपरिक चिप्स रेटिकल के आकार से सीमित होते हैं, मशीन के अंदर एक मूलभूत सीमा, एक परत का आकार जिसे एक उदाहरण पर "मुद्रित" किया जा सकता है।रेटिकल-आकार के उत्पादों को सक्षम करने के लिए, TSMC इन उत्पादों को बड़ा बनाने के लिए मल्टी-रेटिकल-साइज़ इंटरपोज़र तकनीक विकसित कर रहा है।TSMC के अपने रोडमैप के आधार पर, हम उम्मीद करते हैं कि 2023 में CoWoS का क्रियान्वयन रेटिकल से लगभग चार गुना बड़ा होगा, जिससे प्रति उत्पाद 3000mm2 से अधिक सक्रिय लॉजिक सिलिकॉन की अनुमति होगी।
इंफो पैकेज मानक एसओसी फ्लोर प्लान से परे अतिरिक्त कनेक्शन जोड़ने के लिए चिप को "फैन आउट" करने की अनुमति देता है।इसका मतलब यह है कि जबकि चिप लॉजिक क्षेत्र छोटा हो सकता है, चिप सभी आवश्यक पिन-आउट कनेक्शन को समायोजित करने के लिए लॉजिक सर्किट से बड़ा है।TSMC ने कई वर्षों से InFO की पेशकश की है, लेकिन 3DFabric के समर्थन के साथ, यह अब इन-पैकेज कनेक्टिविटी से संबंधित विभिन्न प्रकार के InFO की पेशकश करेगा।
TMSC की पैकेजिंग तकनीक को भी इसी उत्पाद में जोड़ा जा सकता है।फ्रंट-एंड (SoIC) और बैक-एंड (InFO) दोनों पैकेजिंग को लागू करके, नई उत्पाद श्रेणियां गढ़ी जा सकती हैं।कंपनी ने इस तरह बनाया मॉकअप:

इसके अलावा, TSMC आने वाले वर्षों में ग्राहकों को अधिक पैकेजिंग विकल्प प्रदान करेगा।इस क्षेत्र में उनका मुख्य प्रतिद्वंद्वी इंटेल प्रतीत होता है, जो कुछ मौजूदा उत्पादों और कुछ आगामी उत्पादों में अपनी ईएमआईबी और फोवरोस प्रौद्योगिकियों को लागू करने में सक्षम है।TSMC को अधिक परियोजनाओं और ग्राहकों के साथ काम करने से लाभ होगा।