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समाचार

November 13, 2020

अगला उन्नत पैकेज (IC असेंबली)

HOREXS चीन में प्रसिद्ध आईसी सब्सट्रेट पीसीबी मैनफैक्टैक्टर में से एक है, लगभग पीसीबी आईसी पैकेज / परीक्षण, आईसी विधानसभा के लिए उपयोग कर रहे हैं।

पैकेजिंग हाउस अपने अगली पीढ़ी के उन्नत आईसी पैकेज तैयार कर रहे हैं, नए और अभिनव सिस्टम-स्तरीय चिप डिजाइनों की ओर मार्ग प्रशस्त कर रहे हैं।

इन पैकेजों में 2.5D / 3D तकनीकों के नए संस्करण, चेस्ट, फैन-आउट और यहां तक ​​कि वेफर-स्केल पैकेजिंग शामिल हैं।एक दिए गए पैकेज प्रकार में कई विविधताएं शामिल हो सकती हैं।उदाहरण के लिए, विक्रेता वेफर और पैनल का उपयोग करके नए फैन-आउट पैकेज विकसित कर रहे हैं।एक सिलिकॉन पुलों के साथ फैन-आउट का संयोजन कर रहा है।

यह भ्रामक और कई विकल्पों में से एक भ्रामक परिदृश्य है।बहरहाल, कुछ नई प्रौद्योगिकियां तेजी से बढ़ रही हैं, जबकि अन्य अभी भी प्रयोगशाला में हैं।कुछ तकनीकी और लागत कारणों से इसे कभी भी प्रयोगशाला से बाहर नहीं करेंगे।

उन्नत पैकेजिंग नई नहीं है।सालों से, उद्योग एक पैकेज में जटिल मृत्यु को इकट्ठा कर रहा है।केवल एक उदाहरण में, एक विक्रेता एक उन्नत पैकेज में ASIC और DRAM स्टैक को एकीकृत करेगा, जो सिस्टम में मेमोरी बैंडविड्थ को बढ़ाता है।आमतौर पर, हालांकि, ये और अन्य उन्नत पैकेज मुख्य रूप से लागत के कारण उच्च-अंत, आला-उन्मुख अनुप्रयोगों के लिए उपयोग किए जाते हैं।

हाल ही में, हालांकि, उद्योग चिप डिजाइन के लिए एक अधिक मुख्यधारा के विकल्प के रूप में उन्नत पैकेजिंग को देख रहा है।परंपरागत रूप से, एक डिजाइन को आगे बढ़ाने के लिए, उद्योग एक ASIC या सिस्टम-ऑन-ए-चिप (SoC) विकसित करता है।इसके लिए, आप प्रत्येक नोड पर अलग-अलग फ़ंक्शन को सिकोड़ते हैं और उन्हें एक अखंड डाई पर पैक करते हैं।लेकिन यह दृष्टिकोण प्रत्येक नोड पर अधिक जटिल और महंगा होता जा रहा है।जबकि कुछ इस मार्ग का अनुसरण करते रहेंगे, कई उन्नत पैकेजिंग जैसे विकल्पों की तलाश कर रहे हैं।

क्या अलग है कि विक्रेता नए और अधिक सक्षम पैकेज विकसित कर रहे हैं।कुछ मामलों में, ये उन्नत पैकेज कम लागत के साथ एक पारंपरिक SoC की भी नकल करते हैं।कुछ इन "आभासी SoCs।"

"कई वर्षों के लिए, वृद्धि की कार्यक्षमता और प्रदर्शन के लिए उद्योग का प्राथमिक मार्ग एसओसी एकीकरण पर आधारित नोड स्केलिंग रहा है," एएसई में बिक्री और व्यवसाय विकास के वरिष्ठ निदेशक ईल्को बर्गमैन ने कहा।“अब, 16nm / 14nm से आगे बढ़ने वाले उद्योग के साथ, हम डाई असहमति में अधिक रुचि देखना शुरू कर रहे हैं, चाहे यह उपज और लागत कारणों, कार्यात्मक अनुकूलन कारणों या आईपी पुन: उपयोग कारणों के लिए हो।आईसी विभाजन विषम एकीकरण की आवश्यकता को पूरा करता है।हालांकि, SoC के स्तर पर हो रहे इस एकीकरण के बजाय, अब इसे पैकेजिंग तकनीक द्वारा संचालित किया जा रहा है और सिलिकॉन के असमान टुकड़ों से आभासी SoCs बनाने की इसकी क्षमता है। ”

इस बीच, हाल ही में IEEE इलेक्ट्रॉनिक कंपोनेंट्स एंड टेक्नोलॉजी कॉन्फ्रेंस (ECTC) के साथ-साथ अन्य घटनाओं, पैकेजिंग हाउस, R & D संगठनों और विश्वविद्यालयों ने कागजात की एक श्रृंखला प्रस्तुत की, जो उन्नत पैकेजिंग में आगे है।उनमे शामिल है:

एसपीआईएल, एएसई का हिस्सा, सिलिकॉन पुलों का उपयोग करके एक प्रशंसक-आउट तकनीक का वर्णन किया।फैन-आउट का उपयोग पैकेज में मृत्यु को एकीकृत करने के लिए किया जाता है, और पुल एक मरने से दूसरे में कनेक्शन प्रदान करते हैं।

TSMC ने अपनी 3 डी एकीकरण प्रौद्योगिकी के बारे में अधिक जानकारी का खुलासा किया।स्मृति वर्जनिंग अनुप्रयोगों के लिए एक संस्करण 3 डी आर्किटेक्चर में मेमोरी और लॉजिक को इंटरेक्ट करता है।

GlobalFoundries ने नई बॉन्डिंग तकनीकों का उपयोग करके 3D पैकेजिंग पर एक पेपर प्रस्तुत किया।अन्य फाउंड्री इस पर काम कर रही हैं, साथ ही साथ।

एमआईटी और टीएसएमसी ने वेफर-स्केल पैकेजिंग पर कागजात प्रस्तुत किए।

आम तौर पर, ये अधिक पारंपरिक पैकेज प्रकार होते हैं।इनमें से कई तथाकथित चेले को सक्षम करते हैं।चेप्टर एक पैकेजिंग प्रकार नहीं हैं, प्रति से।इसके बजाय, वे एक बहु-टाइल वास्तुकला का हिस्सा हैं।शिष्यों के साथ, एक चिपमेकर के पास एक पुस्तकालय में मॉड्यूलर मरता या शिष्यों का एक मेनू हो सकता है।ग्राहक शिस्टेट्स को मिला सकते हैं और उन्हें डाई-टू-डाई इंटरकनेक्ट स्कीम का उपयोग करके कनेक्ट कर सकते हैं।चेस्टर्स एक मौजूदा पैकेज प्रकार या एक नई वास्तुकला में रह सकते हैं।

पंखा बनाना

आईसी पैकेजिंग अर्धचालक प्रक्रिया का एक महत्वपूर्ण हिस्सा है।मूल रूप से, एक चिपमेकर एक वसा में एक वेफर प्रक्रिया के बाद, वेफर पर मर जाता है और एक पैकेज में एकीकृत होता है।एक पैकेज चिप को घेरता है, जिससे उसे क्षतिग्रस्त होने से बचाया जाता है।यह डिवाइस से बोर्ड को विद्युत कनेक्शन भी प्रदान करता है।

बाजार में पैकेज प्रकारों के ढेर सारे हैं और प्रत्येक एक विशिष्ट अनुप्रयोग के लिए तैयार है।पैकेजिंग बाजार को विभाजित करने का एक तरीका इंटरकनेक्ट प्रकार है, जिसमें वायरबैंड, फ्लिप-चिप, वेफर-स्तरीय पैकेजिंग (डब्ल्यूएलपी) और थ्रू-सिलिकॉन वायस (टीएसवी) शामिल हैं।इंटरकनेक्शन का उपयोग एक व्यक्ति को दूसरे से मरने के लिए जोड़ा जाता है।TSV में सबसे ज्यादा I / O काउंट होते हैं, इसके बाद WLP, फ्लिप-चिप और वायरबॉन्ड होते हैं।

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चित्र 1: पैकेज तकनीक बनाम अनुप्रयोग।स्रोत: ए.एस.ई.

टेकसर्च के अनुसार, आज के कुछ 75% से 80% पैकेज वायर बॉन्डिंग पर आधारित हैं, जो एक पुरानी तकनीक है।1950 के दशक में विकसित, एक वायर बोनर एक चिप को दूसरे चिप या सब्सट्रेट को छोटे तारों का उपयोग करके सिलाई करता है।वायर बॉन्डिंग का उपयोग कम लागत वाली विरासत पैकेज, मध्य-श्रेणी के पैकेज और मेमोरी डाई स्टैकिंग के लिए किया जाता है।

फ्लिप-चिप एक और लोकप्रिय इंटरकनेक्ट है जिसका उपयोग कई प्रकार के पैकेज प्रकारों के लिए किया जाता है।फ्लिप-चिप में, विभिन्न उपकरणों का उपयोग करके चिप के ऊपर छोटे तांबे के धक्कों का एक समुद्र बनता है।डिवाइस को फ़्लिप और एक अलग डाई या बोर्ड पर लगाया जाता है।विद्युत कनेक्शन बनाने वाले तांबे के पैड पर धक्कों की भूमि होती है।

WLP, इस बीच, वेफर-जैसे प्रारूप में मर जाता है।दो मुख्य प्रकार के डब्ल्यूएलपी पैकेज चिप-स्केल पैकेज (सीएसपी) और फैन-आउट हैं।सीएसपी को कभी-कभी प्रशंसक के रूप में जाना जाता है।

फैन-इन और फैन-आउट पैकेज उपभोक्ता, औद्योगिक और मोबाइल अनुप्रयोगों में उपयोग किए जाते हैं।फैन-आउट को एक उन्नत पैकेज माना जाता है।फैन-आउट के एक उदाहरण में, एक DRAM पैकेज में एक लॉजिक चिप के ऊपर स्टैक्ड होता है।

ECTC में एक प्रेजेंटेशन में Veeco के रिसर्च साइंटिस्ट क्लिफ मैककोल्ड ने कहा, '' उन्नत पैकेजिंग प्रौद्योगिकियों का एक विस्तृत सूट है जो हमें पैकेज को सिकोड़ने में सक्षम बनाता है।“(वेफर-स्तरीय पैकेजिंग) हमें छोटे दो आयामी कनेक्शन बनाने में सक्षम बनाता है जो सिलिकॉन के आउटपुट को अधिक क्षेत्र में मरते हैं, उच्च I / O घनत्व, उच्च बैंडविड्थ और आधुनिक उपकरणों के लिए उच्च प्रदर्शन को सक्षम करते हैं।वेफर-स्तरीय पैकेजिंग का एक नुकसान यह है कि यह तार संबंध से अधिक महंगा है।लेकिन महत्वपूर्ण बात यह है कि यह छोटे पैकेजों और छोटे उपकरणों को सक्षम बनाता है जो स्मार्टफोन जैसे आधुनिक मोबाइल उपकरणों के लिए महत्वपूर्ण हैं। ”

आम तौर पर, फैन-आउट फ्लो में, एक वेफर को फैब में संसाधित किया जाता है।वेफर पर चिप्स को डिस्टर्ब किया जाता है और वेफर जैसी संरचना में रखा जाता है, जिसे एक एपॉक्सी मोल्ड कंपाउंड से भरा जाता है।इसे पुनर्गठित वेफर कहते हैं।

फिर, लिथोग्राफी और अन्य उपकरणों का उपयोग करके, पुनर्वितरण परतें (RDL) परिसर के भीतर बनाई जाती हैं।RDLs तांबा धातु कनेक्शन लाइनें या निशान हैं जो विद्युत रूप से पैकेज के एक हिस्से को दूसरे से जोड़ते हैं।RDL को लाइन और स्पेस द्वारा मापा जाता है, जो मेटल ट्रेस की चौड़ाई और पिच को संदर्भित करता है।

फैन-आउट के साथ कई चुनौतियां हैं।प्रवाह के दौरान, वेफर जैसी संरचना वॉरपेज के लिए प्रवण होती है।फिर, जब मरने वाले को परिसर में एम्बेडेड किया जाता है, तो वे हिलने लगते हैं, जिससे एक अवांछित प्रभाव मर जाता है।इससे पैदावार पर असर पड़ता है।

ECTC में, ओनेटो इनोवेशन ने एक प्रौद्योगिकी पर एक पेपर प्रस्तुत किया जो कि डाई शिफ्ट को कम कर सकता है।ओन्टो ने एक साइट-दर-साइट आवर्धन और थीटा सुधार विधि को लिथोग्राफी स्टेपर में रेटिकल चक स्थिति को समायोजित करके वर्णित किया।संभावित रूप से, प्रौद्योगिकी +/- 400ppm तक की आवर्धन त्रुटियों को ठीक कर सकती है, और थीटा त्रुटियों को +/- 1.65% तक बढ़ा सकती है।

अन्य मुद्दे हैं।महीन RDD लाइनें और रिक्त स्थान परतों में इंटरकनेक्ट या vias के लिए सीडी को कम करते हैं।इसलिए प्रवाह में, एक लिथोग्राफी टूल को छोटे vias को पैटर्न करना चाहिए, जो कुछ सीडी चुनौतियों को प्रस्तुत करता है।

इन मुद्दों को संबोधित करने के लिए, वीको और इमेक ने ईसीटीसी में एक सीडी प्रस्तुत की, जिसमें vias की सीडी को शिथिल किया गया और लम्बी vias का निर्माण किया गया।वीको के मैककोल्ड ने कहा, "इस डिजाइन में बदलाव से वेफर एरियल इमेज के जरिए इंटेंसिव डिस्ट्रीब्यूशन में सुधार होता है, जिससे प्रभावी प्रोसेस विंडो बढ़ती है।"

इसके लिए, शोधकर्ताओं ने वीको के स्टेपर का इस्तेमाल किया, जिसमें 0.16 से 0.22 न्यूमेरिकल एपर्चर (एनए) वाले लेंस थे।सिस्टम आई-लाइन, जीएच-लाइन या जी-लाइन वेवलेंथ का समर्थन करता है।इस अध्ययन के लिए, शोधकर्ताओं ने i-line (365nm) और 0.22 NA का उपयोग किया।

अधिक प्रशंसक-बाहरी

बहरहाल, फैन-आउट भाप प्राप्त कर रहा है।एमकोर, एएसई, जेसीईटी, नेपल्स और टीएसएमसी फैन-आउट पैकेज बेचते हैं।फैन-आउट के विभिन्न संस्करण हैं।लेकिन सभी मामलों में, फैन-आउट 2.5 डी / 3 डी प्रौद्योगिकियों में उपयोग किए जाने वाले एक इंटरपोसर की आवश्यकता को समाप्त करता है।नतीजतन, फैन-आउट को कम खर्चीला माना जाता है।

फैन-आउट दो शिविरों में विभाजित है-मानक घनत्व और उच्च घनत्व।सेल फोन और अन्य उत्पादों के लिए लक्षित, मानक-घनत्व वाले फैन-आउट में 500 से कम I / Os शामिल हैं।उच्च घनत्व वाले फैन-आउट में 500 से अधिक I / Os हैं।

मूल फैन-आउट तकनीक को एम्बेडेड वेफर-लेवल बॉल-ग्रिड ऐरे (eWLB) कहा जाता है।एएसई, जेसीईटी और अन्य मानक-घनत्व वाले ईडब्ल्यूएलबी पैकेज बेचते हैं, हालांकि यह बाजार कुछ हद तक स्थिर है।

ECTC के एक पेपर में, JCET और MediaTek FOMIP (फैन-आउट मीडियाटेक इनोवेशन पैकेज) नामक तकनीक के बारे में विवरण प्रस्तुत करके eWLB में नए जीवन की सांस ले रहे हैं।मूल रूप से, FOMIP एक सब्सट्रेट पर एक महीन पिच eWLB पैकेज प्रतीत होता है।पहली FOMIP 2018 में दिखाई दी, हालांकि अगली पीढ़ी के संस्करण को विकसित करने के लिए काम चल रहा है।

प्रौद्योगिकी एक पारंपरिक प्रशंसक-आउट प्रवाह का अनुसरण करती है, जिसे चिप-प्रथम प्रक्रिया के रूप में संदर्भित किया जाता है।फ्लिप-चिप प्रक्रिया का उपयोग करते हुए, FOMIP में 5μm लाइनों और 5μm रिक्त स्थान के साथ 60μm डाई पैड पिच और 1 RDL परत होती है।

"यह माना जाता है कि FOMIP तकनीक को आगे एक उन्नत सिलिकॉन नोड के साथ बहुत महीन डाई पैड डिजाइन के साथ लागू किया जा सकता है, जैसे कि 2μm / 2μm LW / LS डिजाइन के साथ 40μm डाई पैड पिच," मिंग-चे हेसिह, एक आवेदन इंजीनियर ने कहा ECC में एक प्रस्तुति में JCET में।दूसरों ने काम में योगदान दिया।

इस बीच, विक्रेताओं ने नए उच्च घनत्व वाले फैन-आउट पैकेज विकसित करना जारी रखा है।उदाहरण के लिए, ECTC में, ASE ने अपने हाइब्रिड फैन-आउट पैकेज के चिप-अंतिम संस्करण के बारे में अधिक विवरणों का वर्णन किया।सबस्ट्रेट (FoCoS) पर फैन आउट चिप नामक यह पैकेज, <4,000 की I / O गिनती के साथ 8 जटिल मृत्यु को समायोजित कर सकता है।यह RD 2µm / 2 linem लाइन / स्थान के साथ 3 RDL परतों का समर्थन करता है।

ASE एक पारंपरिक चिप-पहली प्रक्रिया में FoCoS प्रदान करता है।चिप-अंतिम प्रवाह में, आरडीएल पहले विकसित होते हैं, उसके बाद अन्य प्रक्रिया चरण।चिप-प्रथम और चिप-अंतिम दोनों व्यवहार्य हैं और विभिन्न ऐप के लिए उपयोग किए जाते हैं।“फैन-आउट चिप-अंतिम उपज बढ़ाता है, और ठीक लाइन आरडीएल के निर्माण की अनुमति देता है;इसलिए, यह उच्च अंत अनुप्रयोगों के लिए अधिक I / O का उपयोग कर सकता है, ”पॉल यांग ने कहा, जो एएसई में आरएंडडी केंद्र में एक पेपर में काम करता है।दूसरों ने काम में योगदान दिया।

एएसई ने चिप-फैन-आउट के साथ कुछ विनिर्माण मुद्दों का वर्णन किया और उन्हें कैसे संबोधित किया जाए।जैसा कि कहा गया है, वेफर वॉरपेज समस्याग्रस्त है और उपज को प्रभावित करता है।कुछ मामलों में, ग्लास वाहक के थर्मल विस्तार (CTE) की मोटाई और गुणांक उन मुद्दों में से हैं जो वॉरपेज का कारण बनते हैं।

वेफर वॉरपेज में अंतर्दृष्टि प्राप्त करने के लिए, एएसई ने तीन-आयामी परिमित तत्व विश्लेषण के साथ एक मेट्रोलॉजी तकनीक का उपयोग किया।एएसई ने डिजिटल छवि सहसंबंध (डीआईसी) का उपयोग किया, जो एक गैर-संपर्क मापने की तकनीक है जो कई कैमरों का उपयोग करता है।डीआईसी सतहों पर विस्थापन और तनाव का मूल्यांकन करता है और निर्देशांक को मैप करता है।सिमुलेशन और डीआईसी का उपयोग करके, एएसई वॉरपेज को बेहतर बनाने के लिए ग्लास वाहक मोटाई और सीटीई की इष्टतम सीमा को खोजने में सक्षम है।

इस बीच, ECTC में, SPIL, ASE के हिस्से, ने फैन-आउट एंबेडेड ब्रिज (FOEB) तकनीक पर एक पेपर प्रस्तुत किया।मल्टी-चिप पैकेज के लिए उपयोग किया जाता है, एफओईबी 2.5 डी से कम महंगा है।ECTC पर एक प्रेजेंटेशन में SPIL के एक शोधकर्ता सी। की चुंग ने कहा, "एफओईबी एक एकीकृत चिपलेट पैकेज है, जो जीपीआर और एचबीएम, या समरूप एकीकृत उपकरण जैसे विषम मृत्यु को एकीकृत कर सकता है।"

पुल सिलिकॉन का एक छोटा सा टुकड़ा होता है जो पैकेज में एक डाई को दूसरे से जोड़ता है।यहां सबसे उल्लेखनीय उदाहरण इंटेल है, जिसने एंबेडेड मल्टी-डाई इंटरकनेक्ट ब्रिज (ईएमआईबी) नामक एक सिलिकॉन ब्रिज तकनीक विकसित की है।

EMIB के विपरीत, जो एक डाई-टू-डाई कनेक्शन है, SPIL के पुलों को मरने के लिए RDL परतों में एम्बेडेड किया गया है।इसके बावजूद, इंटरपर्सरों का उपयोग करते हुए पुलों को 2.5D संकुल के विकल्प के रूप में तैनात किया गया है।

SPIL ने FEOB के लिए एक परीक्षण वाहन विकसित किया है।वाहन एक ASIC डाई और 4 उच्च-बैंडविड्थ मेमोरी (HBM) से मर जाता है।ASIC पैकेज के मध्य में प्रत्येक तरफ दो HBMs के साथ है।

चार पुलों को आरडीएल परतों में एम्बेडेड किया गया है।कुल में, तीन RDL परतें हैं।दो बिजली और जमीन के लिए 10μm / 10μm हैं, जबकि एक सिग्नल परत के लिए 2μm / 2μm है।“यह चिपलेट पैकेज मरने के बीच अखंड लघु-पहुंच कनेक्शन के पास सक्षम करता है।एफओईबी में कई आरडीएल परतें और सिलिकॉन पुल हो सकते हैं, जिनमें परस्पर जुड़ाव के लिए बहुत महीन रेखा / स्थान होता है, ”चुंग ने कहा।

फैन-आउट अन्य दिशाओं में आगे बढ़ रहा है।ECTC के एक पेपर में, Amkor ने चिप-टू-वेफर बॉन्डिंग के साथ एक नई RDL-पहली फैन-आउट प्रक्रिया का वर्णन किया।फिर, दूसरे पेपर में, ए * स्टार ने 5 जी के लिए एक फैन-आउट एंटीना-इन-पैकेज का वर्णन किया।

2.5 डी से 3 डी की ओर बढ़ रहा है

उच्च अंत में, उद्योग पारंपरिक रूप से 2.5D का उपयोग करता है।2.5D में, मरने वाले को एक इंटरपोज़र के ऊपर रखा जाता है, जिसमें TSV शामिल होता है।इंटरपोज़र चिप्स और एक बोर्ड के बीच सेतु का काम करता है, जो अधिक I / Os और बैंडविड्थ प्रदान करता है।

एक उदाहरण में, एक विक्रेता HBM के साथ एक FPGA या ASIC को शामिल कर सकता है।HBM में, DRAM की मृत्यु एक दूसरे के ऊपर खड़ी होती है।उदाहरण के लिए, सैमसंग की नवीनतम एचबीएम 2 ई प्रौद्योगिकी आठ 10 एनएम-क्लास 16-गीगाबिट डीआरएएम एक दूसरे पर मर जाती है।मरने वाले 40,000 टीएसवी का उपयोग करके जुड़े हुए हैं, जो 3.2Gbps की डेटा ट्रांसफर गति को सक्षम करते हैं।

2.5D सिस्टम में अधिक बैंडविड्थ को सक्षम करने के साथ लॉजिक को मेमोरी के करीब लाता है।"परंपरागत रूप से, इंटरपॉज़र्स के लिए ब्याज उच्च अंत ग्राफिक्स में रहा है," वाल्टर एनजी, यूएमसी में व्यवसाय विकास के उपाध्यक्ष ने कहा।“अब, हम प्रदर्शन उद्यम समाधानों में अधिक रुचि देख रहे हैं।हम गैर-पारंपरिक क्षेत्रों में भी रुचि देख रहे हैं। ”

लेकिन 2.5D महंगा है और एआई, नेटवर्किंग और सर्वर जैसे उच्च-अंत अनुप्रयोगों के लिए फिर से आरोपित किया गया है।इसलिए उद्योग 2.5 डी से आगे के समाधान की तलाश कर रहा है।उच्च घनत्व वाला फैन-आउट एक विकल्प है।इसमें 2.5D से कम I / Os है, हालांकि यह अंतराल को बंद कर रहा है।

3D-IC एक और विकल्प प्रस्तुत करते हैं।3 डी-आईसी में सक्रिय इंटरपॉज़र्स और / या टीएसवी का उपयोग करते हुए एक बहु-डाई वास्तुकला शामिल है।यह विचार 3 डी पैकेज में लॉजिक पर लॉजिक या लॉजिक पर तर्क को स्टैक करने का है।GlobalFoundries, Intel, Samsung, TSMC और UMC 3D तकनीकों के विभिन्न रूपों को विकसित कर रहे हैं।

3 डी आर्किटेक्चर को शिष्यों के साथ एकीकृत किया जा सकता है।यह वह जगह है जहाँ आप एक पैकेज में विभिन्न प्रक्रिया नोड्स के साथ मिक्स-एंड-मैच मरते हैं या चेते।"हम चिपलेट दृष्टिकोण के शुरुआती चरणों में हैं," Ramune Nagisetty, इंटेल में प्रक्रिया और उत्पाद एकीकरण के निदेशक ने कहा।“आने वाले वर्षों में, हम इसे 2.5 डी और 3 डी प्रकार के कार्यान्वयन में विस्तारित देखेंगे।हम इसे लॉजिक और मेमोरी स्टैकिंग और लॉजिक और लॉजिक स्टैकिंग में विस्तार करते देखेंगे। ”

आज, उद्योग मौजूदा इंटरकनेक्ट योजनाओं का उपयोग करके 2.5 डी / 3 डी पैकेज विकसित या शिपिंग कर रहा है।डेस को स्टैक किया जाता है और एक इंटरकनेक्ट तकनीक का उपयोग करके जोड़ा जाता है जिसे कॉपर माइक्रोबंप और खंभे कहा जाता है।खंभे और खंभे विभिन्न उपकरणों के बीच छोटे, तेज विद्युत कनेक्शन प्रदान करते हैं।

सबसे उन्नत माइक्रोबंप / खंभे 40μm पिच वाली छोटी संरचनाएँ हैं।मौजूदा उपकरणों का उपयोग करते हुए, उद्योग संभवतः 20μm पर या उसके आस-पास टक्कर पिच को स्केल कर सकता है।फिर, उद्योग को एक नई तकनीक की आवश्यकता है, जिसका नाम है तांबा संकर बंधन।

कॉपर हाइब्रिड बॉन्डिंग में, चिप्स या वेफर्स को ढांकता हुआ-से-ढांकता हुआ बंधन का उपयोग करके बांड किया जाता है, इसके बाद धातु-से-धातु कनेक्शन होता है।यह एक चुनौतीपूर्ण प्रक्रिया है।दोष सबसे बड़े मुद्दों में से हैं।

इस बीच, TSMC, सिस्टम ऑन इंटीग्रेटेड चिप (SoIC) नामक तकनीक पर काम कर रहा है।हाइब्रिड बॉन्डिंग का उपयोग करते हुए, TSMC की SoIC तकनीक 3 डी जैसे आर्किटेक्चर को सक्षम बनाती है।टीएसएमसी के एक शोधकर्ता सीएच तुंग ने कहा, "एक SoIC एकीकृत चिप न केवल (एक SoC) जैसा दिखता है, बल्कि यह विद्युत और यांत्रिक अखंडता के मामले में हर पहलू पर एक SoC की तरह व्यवहार करता है।"

ECTC में, TSMC ने SoIC के एक उच्च-उच्च घनत्व संस्करण पर एक पेपर प्रस्तुत किया।यह संस्करण 3D मल्टी-टीयर चिप स्टैकिंग को सक्षम करता है, जो TSMC विसर्जन-इन-मेमोरी कम्प्यूटिंग (ImMC) का निर्माण करता है।ImMC के एक उदाहरण में, एक उपकरण में तीन स्तर हो सकते हैं।प्रत्येक स्तरीय में तर्क और स्मृति मर जाती है।हाइब्रिड बॉन्डिंग का उपयोग करके तार जुड़े हुए हैं।

इस बीच, GlobalFoundries हाइब्रिड वेफर बॉन्डिंग पर भी काम कर रही है, जो ठीक पिच 3 डी आर्किटेक्चर को सक्षम कर रही है।इसने 5.xn - 76m-yyc पिचों के साथ आमने-सामने होने वाली स्टैकिंग का प्रदर्शन किया है।"फ्यूचर स्टैक 2μm और विभिन्न टर्मिनल सतह डिज़ाइनों से कम महीन पिचों का निरीक्षण करेगा," ग्लोबलफ़ाउंड्रीज़ के प्रमुख पैकेजिंग इंजीनियर डैनियल फ़िशर ने कहा।

सभी एक्शन हाइब्रिड बॉन्डिंग में नहीं है।ECTC में, ब्रेवर साइंस ने कम नमी अवशोषण और उच्च तापीय स्थिरता के साथ एक स्थायी संबंध सामग्री का वर्णन किया।सामग्री का उपयोग उन्नत वेफर बॉन्डिंग अनुप्रयोगों के लिए किया जाता है।

"वर्तमान कार्य में, एक नया स्थायी चिपकने वाला संबंध सामग्री एमईएमएस, 3 डी एकीकृत सर्किट और वेफर-स्तरीय पैकेजिंग अनुप्रयोगों के लिए पेश किया गया है," एक प्रस्तुति में ब्रेवर साइंस के एक वरिष्ठ अनुसंधान रसायनज्ञ जिओ लियू ने कहा।

शराब बनाने वाले के प्रवाह में, एक सामग्री एक वेफर पर स्पिन-लेपित होती है।वेफर बेक किया हुआ है।एक अलग वाहक वेफर को वेफर पर रखा जाता है और कम तापमान पर ठीक किया जाता है।दो वेफर्स फिर बंधुआ हैं।

अधिक पैकेजिंग

इस बीच, AI स्टार्टअप सेरेब्रस ने हाल ही में तब सुर्खियां बटोरीं, जब उसने वेफर-स्केल इंटीग्रेशन का उपयोग कर एक तकनीक शुरू की।यह 1.2 ट्रिलियन ट्रांजिस्टर के साथ वेफर स्तर का उपकरण है।

ECTC में, TSMC ने अपने फैन-आउट तकनीक के आधार पर एक वेफर-स्केल सिस्टम इंटीग्रेशन पैकेज का प्रदर्शन किया, जिसे InFO कहा जाता है।प्रौद्योगिकी को InFO_SoW (सिस्टम-ऑन-वेफर) कहा जाता है।TSF के एक पेपर में मुख्य लेखक शु-रोंग चुन ने कहा, "InFO_SoW एक वाहक के रूप में और सब्सट्रेट और पीसीबी के उपयोग को समाप्त करता है।"

इस बीच, एमआईटी, 200 मिमी वेफर-स्केल सुपरकंडक्टिंग मल्टी-चिप मॉड्यूल (एस-एमसीएम) का वर्णन किया गया है।इसका उपयोग अगली पीढ़ी के क्रायोजेनिक प्रसंस्करण प्रणालियों के लिए कई सक्रिय सुपरकंडक्टिंग चिप्स को आपस में जोड़ने के लिए किया जाता है।

निष्कर्ष

सभी समाधानों में वेफर-स्केल पैकेजिंग की आवश्यकता नहीं होगी।लेकिन स्पष्ट रूप से, ग्राहक उन्नत पैकेजिंग पर एक सख्त नज़र रखना शुरू कर रहे हैं।

पैकेजिंग में पहले से अधिक नवाचार हैं।सबसे अच्छा मूल्य बिंदु पर सही पैकेज खोजने की चुनौती है। आईसी सब्सट्रेट उत्पादन के सर्वोत्तम लाभों में से एक मूल्य है, आईसी सब्सट्रेट पीसीबी बोर्ड निर्माण के लिए वेलकम संपर्क Horexs। (लेख इंटरनेट से है)

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