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अर्धचालक उद्योग उन्नत पैकेजिंग में अपने प्रयासों को आगे बढ़ा रहा है, एक दृष्टिकोण जो नए और जटिल चिप डिजाइनों के साथ अधिक व्यापक होता जा रहा है।

फाउंड्री, ओएसएटी और अन्य उन्नत पैकेजिंग प्रौद्योगिकियों की अगली लहर को रोल आउट कर रहे हैं, जैसे 2.5 डी / 3 डी, चेस्टर्स और फैन-आउट, और वे अधिक विदेशी पैकेजिंग तकनीक विकसित कर रहे हैं जो प्रदर्शन को बेहतर बनाने, शक्ति को कम करने और समय में सुधार करने का वादा करते हैं मंडी।प्रत्येक पैकेज का प्रकार अलग है, विभिन्न ट्रेडऑफ़ के साथ।पहले की तरह, उन्नत पैकेजिंग के पीछे का विचार एक पैकेज में जटिल मृत्यु को इकट्ठा करना है, एक सिस्टम-स्तरीय डिज़ाइन बनाना।लेकिन उन्नत पैकेजिंग कुछ तकनीकी और लागत चुनौतियों का सामना करती है।

उन्नत पैकेजिंग नया नहीं है।वर्षों से, उद्योग एक पैकेज में मर रहा है।लेकिन आमतौर पर उन्नत पैकेजों का उपयोग लागत के कारण उच्च-अंत अनुप्रयोगों के लिए किया जाता है।

आज, हालांकि, कई कारणों से एक जटिल चिप डिजाइन विकसित करने के लिए उन्नत पैकेजिंग एक अधिक व्यवहार्य विकल्प बनता जा रहा है।आमतौर पर, एक डिजाइन को आगे बढ़ाने के लिए, उद्योग एक एकल-मरने पर विभिन्न कार्यों को फिट करने के लिए चिप स्केलिंग का उपयोग करके सिस्टम-ऑन-ए-चिप (SoC) विकसित करता है।लेकिन स्केलिंग प्रत्येक नोड पर अधिक कठिन और महंगी होती जा रही है, और स्केलिंग से सब कुछ लाभ नहीं होता है।

बिंदु में मामला: चिप स्केलिंग का एक लंबे समय से प्रस्तावक इंटेल, विभिन्न विनिर्माण glitches के कारण इसकी 10nm प्रक्रिया के साथ कई देरी का सामना करना पड़ा।इंटेल अब अपने 10nm डिजाइनों को तैयार कर रहा है, लेकिन यह हाल ही में उपज के मुद्दों के बीच 7nm विलंबित है।जबकि कंपनी प्रतिज्ञा करती है कि वह समस्या को ठीक करेगी और अपने चिप स्केलिंग के साथ जारी रहेगी, यह भी अपने पैकेजिंग प्रयासों को आगे बढ़ाते हुए अपने दांव लगा रही है।

सैमसंग और TSMC, दो अन्य प्रमुख-चिप चिप निर्माता, 5nm और उससे आगे चिप स्केलिंग के साथ आगे बढ़ रहे हैं।लेकिन सैमसंग और टीएसएमसी, साथ ही अन्य फाउंड्रीज़ भी अपने पैकेजिंग प्रयासों का विस्तार कर रहे हैं।और ओएसएटी, जो तृतीय-पक्ष पैकेजिंग सेवाएं प्रदान करते हैं, नए उन्नत पैकेज विकसित करना जारी रखते हैं।

उन्नत पैकेजिंग चिप डिजाइन में हर समस्या का समाधान नहीं करेगा।चिप स्केलिंग अभी भी एक विकल्प है।क्या बदल रहा है, हालांकि, नई पैकेज प्रौद्योगिकियां अधिक प्रतिस्पर्धी हैं।

ब्रूयर साइंस में डब्ल्यूएलपी सामग्री के कार्यकारी निदेशक किम यस ने कहा, "पैकेजिंग वास्तव में अगला चरण है जब नोड को सिकोड़ने की प्राथमिकता स्पष्ट विकल्प नहीं है।""क्रिएटिव आर्किटेक्चर सक्रिय और निष्क्रिय उपकरणों के परिपक्व उच्च-मात्रा निर्माण को इस तरह से पैक करने में सक्षम कर सकते हैं ताकि प्रदर्शन का परिणाम अधिक मजबूत हो और कम लागत वाली स्वामित्व हो।"

कोई भी पैकेज प्रकार सभी आवश्यकताओं को पूरा नहीं कर सकता है।“पसंद आवेदन पर निर्भर है, जो यह बताता है कि पैकेजिंग वास्तुकला कैसा दिख रहा है।यह सब कुछ है कि आप क्या चाहते हैं कि प्रदर्शन हो और फॉर्म फैक्टर जो आपको अंतिम डिवाइस के लिए चाहिए, ”यस ने कहा।

इसलिए, विक्रेता कई प्रकार विकसित कर रहे हैं।यहाँ कुछ नवीनतम तकनीकें दी गई हैं:

एएसई और टीएसएमसी सिलिकॉन पुलों के साथ फैन-आउट विकसित कर रहे हैं।फैन-आउट का उपयोग पैकेज में मृत्यु को एकीकृत करने के लिए किया जाता है, और पुल एक मरने से दूसरे में कनेक्शन प्रदान करते हैं।
TSD 2.5D के लिए सिलिकॉन पुलों का विकास कर रहा है, जो एक उच्च अंत डाई स्टैकिंग तकनीक है।
कई कंपनियां शिस्टेट्स विकसित कर रही हैं, मर जाते हैं और उन्हें पैकेज में जोड़ने का एक तरीका है।इंटेल और अन्य चेले के लिए नए डाई-टू-डाई इंटरकनेक्ट चश्मा विकसित कर रहे हैं।
ऑप्टिकल इंटर नेटवर्किंग फोरम (OIF) नए संचार डिजाइनों को सक्षम करने के लिए, शिष्यों के लिए नए डाई-टू-डाई चश्मा विकसित कर रहा है।

पैकेजिंग क्यों?
दशकों तक, चिपमेकर्स ने प्रत्येक 18 से 24 महीनों में अधिक ट्रांजिस्टर घनत्व के साथ एक नई प्रक्रिया प्रौद्योगिकी पेश की।इस ताल पर, विक्रेताओं ने उस प्रक्रिया के आधार पर नए चिप्स पेश किए, अधिक ट्रांजिस्टर घनत्व और नए इलेक्ट्रॉनिक उत्पादों को अधिक मूल्य के साथ उपकरणों को सक्षम किया।

लेकिन उन्नत नोड्स में इस सूत्र को बनाए रखना अधिक कठिन होता जा रहा है।चिप्स छोटी विशेषताओं के साथ अधिक जटिल हो गए हैं, और आईसी डिजाइन और विनिर्माण लागत आसमान छू गई है।इसी समय, पूरी तरह से बढ़े हुए नोड के लिए ताल 18 महीने से 2.5 साल या उससे अधिक समय तक बढ़ा है।

“यदि आप 45nm की तुलना 5nm से करते हैं, जो आज हो रहा है, तो हम वफ़र लागत में 5X वृद्धि देखते हैं।यह उस उपकरण को बनाने के लिए आवश्यक प्रसंस्करण चरणों की संख्या के कारण है, ”बेन रथसैक, उपाध्यक्ष और उप महाप्रबंधक TEL अमेरिका में कहा।

डिजाइन की बढ़ती लागत के कारण, कम विक्रेता अग्रणी उपकरण विकसित कर सकते हैं।कई चिप्स उन्नत नोड्स की आवश्यकता नहीं है।

लेकिन कई डिजाइनों में अभी भी उन्नत प्रक्रियाओं की आवश्यकता होती है।“यदि आप मूर के नियम का पालन कर रहे हैं, तो आप सोचेंगे कि स्केलिंग या इनोवेशन रुक रहा है।ईमानदारी से, यह सच नहीं है।रथसैक ने कहा कि उपकरणों की मात्रा और वे कैसे प्रचारित कर रहे हैं, एक मजबूत दर से बढ़ रहे हैं।

स्केलिंग नए डिजाइनों के लिए एक विकल्प है, हालांकि कई उन्नत पैकेजिंग जैसे विकल्पों की खोज कर रहे हैं।UMC में व्यवसाय विकास के उपाध्यक्ष, वाल्टर एनजी ने कहा, "गति अधिक अनुप्रयोगों में अधिक ग्राहकों को चला रही है, जो महंगी ब्लीडिंग-एज सिलिकॉन पर बड़े, एकल-मरने वाले समाधानों की तुलना में अधिक है।"“हम हमेशा अधिक जटिल कार्यक्षमता की आवश्यकता की दिशा में आगे बढ़ेंगे।आमतौर पर बड़े चिप्स का मतलब है।हमने हमेशा यह प्रबंधित किया है कि अगली प्रौद्योगिकी नोड में माइग्रेट करने की क्षमता के साथ, जो लागत और शक्ति की समान चुनौतियों के साथ आया है।अब हम उस बिंदु पर हैं जहां यह क्षमता अब संभव नहीं है और वैकल्पिक समाधान अवश्य बन रहे हैं।उन्नत पैकेजिंग समाधान, अभिनव इंटरकनेक्ट दृष्टिकोण के साथ मिलकर, उन आकर्षक विकल्पों में से कुछ प्रदान कर रहे हैं।लेकिन हमें यह ध्यान रखने की आवश्यकता है कि इसमें शामिल चिप अर्थशास्त्र अंतिम कार्यान्वयन का निर्धारण करेगा।

दशकों के लिए, पैकेजिंग एक बाद थी।यह बस एक मरने के लिए समझाया।और विनिर्माण प्रवाह में, चिपमेकर फैब में एक वेफर पर चिप्स की प्रक्रिया करते हैं।फिर, चिप्स को साधारण पारंपरिक पैकेज में रखा और इकट्ठा किया जाता है।

पारंपरिक पैकेज परिपक्व और सस्ती हैं, लेकिन वे विद्युत प्रदर्शन और इंटरकनेक्ट घनत्व में सीमित हैं।यही कारण है कि उन्नत पैकेजिंग में फिट बैठता है। यह सिस्टम में अधिक I / Os के साथ उच्च प्रदर्शन को सक्षम बनाता है।

2.5D बनाम फैन-आउट
कई उन्नत पैकेजिंग प्रकार बाजार में हैं, जैसे 2.5 डी / 3 डी और फैन-आउट।दोनों प्रकार अधिक कार्यों और I / Os की ओर बढ़ रहे हैं, बड़े और अधिक जटिल मृत्यु का समर्थन करते हैं।

फैन-आउट एक वफ़र-स्तरीय पैकेजिंग तकनीक है, जहाँ एक वेफर में मर जाते हैं।पैकेजिंग परिदृश्य में, फैन-आउट मध्य-सीमा से उच्च-अंत स्थान तक फिट होता है।एमकोर, एएसई, जेसीईटी और टीएसएमसी फैन-आउट पैकेज बेचते हैं।

फैन-आउट के एक उदाहरण में, DRAM डाई एक पैकेज में लॉजिक चिप पर स्टैक्ड है।यह मेमोरी को लॉजिक के करीब लाता है, जिससे अधिक बैंडविड्थ सक्षम होती है।

फैन-आउट पैकेज में मर और पुनर्वितरण परत (RDL) शामिल हैं।RDLs कॉपर मेटल इंटरकनेक्ट होते हैं जो पैकेज के एक हिस्से को दूसरे से विद्युत रूप से जोड़ते हैं।RDL को लाइन और स्पेस द्वारा मापा जाता है, जो मेटल ट्रेस की चौड़ाई और पिच को संदर्भित करता है।

फैन-आउट दो खंडों में विभाजित है - मानक और उच्च घनत्व।उपभोक्ता और मोबाइल अनुप्रयोगों के लिए लक्षित, मानक घनत्व वाले फैन-आउट को 500 I / Os और RDL से कम के पैकेज के रूप में परिभाषित किया गया है जो 8μm लाइन और स्थान से अधिक है।हाई-एंड ऐप्स के लिए तैयार, उच्च-घनत्व वाले फैन-आउट में 500 I / Os के साथ RDLs 8μm लाइन और स्पेस से कम है।

उच्च अंत में, विक्रेता 2μm लाइन / स्पेस और उससे आगे RDL के साथ फैन-आउट विकसित कर रहे हैं।"आज की बैंडविड्थ और I / O आवश्यकताओं के साथ बनाए रखने के लिए, RDL linewidths और पिच की आवश्यकताएं तेजी से सिकुड़ रही हैं, और छोटे लिनेविड्स को सक्षम करने के लिए कॉपर डेमेसिन प्रसंस्करण का उपयोग करते हुए BEOL कनेक्शन के लिए इसी तरह संसाधित किया जा रहा है," Coventor में एक प्रक्रिया एकीकरण इंजीनियर सैंडी वेन ने कहा। , लैम रिसर्च कंपनी, एक ब्लॉग में।

फैन-आउट पैकेज बनाने के लिए, डेप को एपॉक्सी मोल्ड कंपाउंड का उपयोग करके वेफर जैसी संरचना में रखा जाता है।RDL बनते हैं।अलग-अलग मर जाते हैं, पैकेज बनाते हैं।

फैन-आउट में कुछ चुनौतियां हैं।जब मरने वाले को परिसर में रखा जाता है, तो वे प्रक्रिया के दौरान आगे बढ़ सकते हैं।यह प्रभाव, जिसे डाई शिफ्ट कहा जाता है, उपज को प्रभावित कर सकता है।

एक समय में, फैन-आउट I / O गिनती में सीमित था।अब, उच्च घनत्व वाला फैन-आउट उच्च I / O की ओर बढ़ रहा है और 2.5D द्वारा आयोजित उच्च-अंत क्षेत्र पर आक्रमण कर रहा है।

2.5D हाई-एंड डाई स्टैकिंग पैकेज टेक्नोलॉजी है।फैन-आउट 2.5D को विस्थापित नहीं करेगा।लेकिन फैन-आउट कम खर्चीला है, क्योंकि इसमें 2.5D जैसे इंटरपोज़र की आवश्यकता नहीं है।

बहरहाल, उच्च घनत्व वाले फैन-आउट अधिक और बड़े चिप्स का समर्थन कर रहे हैं, जिन्हें बड़े पैकेजों की आवश्यकता होती है।आमतौर पर, पैकेजिंग समुदाय यहां "रेटिकल" शब्द का उपयोग करता है।चिप उत्पादन में प्रयुक्त, एक रेटिकल या मास्क एक आईसी डिजाइन का एक मास्टर टेम्पलेट है।एक रिटिकल लगभग 858 मिमी die तक के आकार को समायोजित कर सकता है।यदि डाई बड़ा है, तो एक चिपमेकर एक से अधिक रिटिकल पर चिप प्रोसेस करेगा।

उदाहरण के लिए, एक बड़ी चिप को दो रेटिकल्स (2X रिटिकल आकार) की आवश्यकता हो सकती है।फिर, उत्पादन प्रवाह में, दोनों रेटिकल्स को अलग-अलग विकसित किया जाता है और एक साथ सिला जाता है, जो एक महंगी प्रक्रिया है।

TSMC, इस बीच, 1.5X रेटिकल आकार के साथ फैन-आउट पैकेज शिपिंग कर रहा है।"हम इस वर्ष Q4 में उत्पादन में 1.7X रिटिकल आकार लाने का लक्ष्य रखते हैं," टीएसएमसी में एकीकृत इंटरकनेक्ट एंड पैकेजिंग के उपाध्यक्ष डगलस यू ने कहा।"क्यूएक्स 21 द्वारा 2.5X रेटिकल योग्य होगा।"

बड़े फैन-आउट पैकेज ग्राहकों को कुछ नए विकल्प देते हैं।मान लें कि आप उच्च बैंडविड्थ मेमोरी (HBM) के साथ एक पैकेज चाहते हैं।HBM में, DRAM की मृत्यु एक दूसरे के ऊपर खड़ी होती है, जिससे सिस्टम में अधिक बैंडविड्थ सक्षम हो जाती है।

एचबीएम मुख्य रूप से उच्च अंत और महंगे 2.5D पैकेज में पाया जाता है।अब, बड़े पैकेज आकारों के साथ, एएसई और टीएसएमसी कम-महंगे प्रशंसक-आउट पैकेज विकसित कर रहे हैं जो एचबीएम का समर्थन करते हैं।

अन्य नए विकल्प हैं।एएसई और टीएसएमसी सिलिकॉन पुलों के साथ फैन-आउट विकसित कर रहे हैं।सिलिकॉन पुलों को विकसित करने वाली इंटेल पहली कंपनी थी।हाई-एंड पैकेज में मिला, एक पुल सिलिकॉन का एक छोटा टुकड़ा है जो पैकेज में एक डाई को दूसरे से जोड़ता है।पुल 2.5D इंटरपोजर्स की तुलना में एक सस्ता विकल्प के रूप में तैनात हैं।

पुल से फैन-आउट के लिए नई कार्यक्षमता लाने का वादा किया गया है।उदाहरण के लिए, TSMC के पारंपरिक फैन-आउट में 2μm-2μm लाइन / स्पेस में 3 RDL परतों के साथ 40μm पिच है।“(TSMC का सिलिकॉन ब्रिज) तकनीक चिप क्षेत्र को बचाने के लिए स्थानीय पिच को 25μm तक कम कर सकती है।एक RDL लाइन और स्पेस 0.4μm और 0.4μm पर बहुत अधिक इंटरकनेक्ट घनत्व प्रदान करता है, ”यू ने कहा।

2.5D, इस बीच, दूर नहीं जा रहा है।कुछ और I / Os के साथ विशाल डिवाइस आर्किटेक्चर विकसित कर रहे हैं।अभी के लिए, 2.5D ही एकमात्र विकल्प है।

2.5D में, मरने वाले को एक इंटरपोज़र के ऊपर रखा जाता है, जिसमें सिलिकॉन वियास (TSVs) शामिल होता है।इंटरपोज़र चिप्स और एक बोर्ड के बीच सेतु का काम करता है, जो अधिक I / Os और बैंडविड्थ प्रदान करता है।

एक उदाहरण में, एक विक्रेता चार HBM क्यूब्स के साथ एक FPGA को शामिल कर सकता है।अकेले एक क्यूब में, सैमसंग की नवीनतम एचबीएम 2 ई तकनीक आठ 10nm-क्लास 16-गीगाबिट DRAM एक दूसरे से मर जाती है।मरने वाले 40,000 टीएसवी का उपयोग करके जुड़े हुए हैं, जो 3.2Gbps की डेटा ट्रांसफर गति को सक्षम करते हैं।

फैन-आउट की तरह, 2.5 डी का भी विस्तार हो रहा है।उदाहरण के लिए, TSMC 2.5D के लिए एक सिलिकॉन पुल विकसित कर रहा है, जो ग्राहकों को अधिक विकल्प देता है।TSMC 1.5X रेटिकल संस्करण (4 HBMs) को R & D में 3.0X रिटिकल आकार (8 HBMs) के साथ तैयार कर रहा है।

सभी ने कहा, 2.5D उच्च अंत के लिए विकल्प है, लेकिन प्रशंसक-आउट अंतर को बंद कर रहा है।तो फैन-आउट 2.5 डी के खिलाफ कैसे खड़ा होता है?एक कागज में, एएसई - जो अपने फैन-आउट तकनीक को कॉल करता है FOCoS - अपने दो फैन-आउट पैकेज प्रकार (चिप-प्रथम और चिप-अंतिम) बनाम 2.5 डी की तुलना में।प्रत्येक पैकेज में ASIC और HBM होते हैं।लक्ष्य वॉरपेज, लो-के ढांकता हुआ तनाव, इंटरपोजर / आरडीएल तनाव, संयुक्त विश्वसनीयता और थर्मल प्रदर्शन की तुलना करना था।

पेपर में एएसई के वी-हांग लाई ने कहा, "कॉम्बो डाई और स्टैक-अप सब्सट्रेट के बीच एक छोटे से सीटीई बेमेल के कारण दो एफओसीओएस पैकेज प्रकार के वॉरपेज 2.5 डी से कम हैं।""चिप (पहले और चिप-अंतिम) दोनों के लिए एफओसीओएस का तनाव (कम-के) 2.5 डी से कम है।"

2.5 डी के लिए इंटरकनेक्शन कॉपर में फैन-आउट की तुलना में कम तनाव था।"2.5D, चिप-पहले FOCoS और चिप-अंतिम FOCoS में समान थर्मल प्रदर्शन है, और ये सभी उच्च-शक्ति अनुप्रयोगों के लिए पर्याप्त हैं," लाइ ने कहा।

अधिक विकल्प-चेप्टर, सी.आई.पी.
2.5D और फैन-आउट के अलावा, ग्राहक एक कस्टम उन्नत पैकेज भी विकसित कर सकते हैं।विकल्पों में 3D-IC, chiplets, मल्टी-चिप मॉड्यूल (MCMs) और सिस्टम-इन-पैकेज (SiP) शामिल हैं।तकनीकी रूप से, ये पैकेज प्रकार नहीं हैं।वे एक कस्टम पैकेज विकसित करने के लिए उपयोग किए जाने वाले आर्किटेक्चर या कार्यप्रणाली हैं।

एक SiP एक कस्टम पैकेज या मॉड्यूल है, जिसमें ASE के अनुसार एक कार्यात्मक इलेक्ट्रॉनिक सिस्टम या सबसिस्टम होता है।एक SiP में एक टूलबॉक्स में प्रौद्योगिकियों का वर्गीकरण शामिल होता है, जिसमें विभिन्न डिवाइस, पैसिव और इंटरकनेक्ट स्कीम शामिल हो सकती हैं।इन विकल्पों में से चयन करके, ग्राहक अपनी आवश्यकताओं से मेल खाने के लिए एक कस्टम SiP पैकेज विकसित कर सकता है।

शिष्यों का एक और विकल्प है।शिष्यों के साथ, एक चिपमेकर के पास एक पुस्तकालय में मॉड्यूलर मरता है, या शिष्यों का एक मेनू हो सकता है।शिष्यों के पास विभिन्न नोड्स पर अलग-अलग कार्य हो सकते हैं।ग्राहक चेस्टों का मिश्रण और मिलान कर सकते हैं और उन्हें डाई-टू-डाई इंटरकनेक्ट स्कीम का उपयोग करके कनेक्ट कर सकते हैं।

संभावित रूप से, शिष्ट एक बड़ी समस्या को हल कर सकते थे।उन्नत नोड्स में, एक अखंड मृत्यु बड़ी और महंगी होती है।शिष्यों के साथ, ग्राहक बड़ी मौत को छोटे टुकड़ों में तोड़ सकते हैं, जिससे लागत कम हो सकती है और पैदावार बढ़ सकती है।टेकसर्च इंटरनेशनल के अध्यक्ष जान वर्दमान ने कहा, "हम यह कहना पसंद करते हैं कि एक चिपलेट भागों में मरने और फिर भागों को गढ़ने की कोशिश कर रहा है।

अन्य लाभ हैं।“आखिरकार, पैकेजिंग प्रौद्योगिकियां घनत्व और घटती हुई शक्ति के बारे में हैं, जिससे चेले को एक पैकेज में कार्यक्षमता के साथ जोड़ा जा सकता है जो एक अखंड SoC की कार्यक्षमता से मेल खाता है या उससे अधिक है।इस दृष्टिकोण से लाभ में कम लागत, अधिक लचीलापन और बाजार में तेजी से समय शामिल है, ”हाल ही में एक प्रस्तुति में इंटेल पर प्रक्रिया और उत्पाद एकीकरण के निदेशक राम्यून नागिसेट्टी ने कहा।

चिपलेट दृष्टिकोण का उपयोग करके, विक्रेता 3D-IC या MCM विकसित कर सकते हैं।MCMs मर जाते हैं और उन्हें एक मॉड्यूल में जोड़ते हैं।एक 3D-IC कई रूपों में आ सकता है।इसमें मेमोरी पर स्टैकिंग लॉजिक या पैकेज में लॉजिक पर लॉजिक शामिल हो सकता है।

इंटेल, एक के लिए, विभिन्न चिपलेट जैसी वास्तुकला विकसित की है।कंपनी के पास इन आर्किटेक्चर को विकसित करने के लिए घर के टुकड़े हैं, जिसमें स्वयं के आईपी ब्लॉक, सिलिकॉन ब्रिज और डाई-टू-डाई इंटरकनेक्ट तकनीक शामिल है।

अंजीर। 1: 2.5 डी और 3 डी तकनीक इंटेल के पुल और फेवरोस प्रौद्योगिकियों का उपयोग कर।स्रोत: इंटेल

डाई-टू-डाई इंटरकनेक्ट महत्वपूर्ण है।यह एक पैकेज में एक मरने के बाद दूसरे में शामिल हो जाता है।प्रत्येक डाई में एक भौतिक इंटरफ़ेस के साथ एक आईपी ब्लॉक होता है।एक आम इंटरफेस के साथ एक मर एक दूसरे तक पहुँचने के लिए एक छोटी पहुंच तार के माध्यम से संवाद कर सकते हैं।

उद्योग कई डाई-टू-डाई इंटरफ़ेस प्रौद्योगिकियों-एडवांस्ड इंटरफेस बस (AIB), बंच ऑफ वाइरस (BoW), CEI-112G-XSR और OpenHBI विकसित कर रहा है।

ओपन डोमेन-विशिष्ट वास्तुकला (ODSA) समूह इनमें से दो इंटरफेस विकसित कर रहा है- BoW और OpenHBI।OpenHBI HBM मानक से प्राप्त एक डाई-टू-डाई इंटरकनेक्ट तकनीक है।BoW विभिन्न पैकेजों का समर्थन करता है।दोनों आरएंडडी में हैं।

इंटेल की डाई-टू-डाई तकनीक को AIB कहा जाता है।इंटेल एआईबी-अनुपालन वाले चेलेट्स या टाइल्स भी विकसित कर रहा है।कंपनी ने कार्यों में 10 और टाइलें विकसित की हैं, जैसे ट्रांससीवर्स, डेटा कन्वर्टर्स, सिलिकॉन फोटोनिक्स और मशीन लर्निंग एक्सेलेरेटर।

जबकि इंटेल, टुकड़ों को विकसित करने के लिए टुकड़ों को रखना जारी रखता है, अन्य डिवाइस निर्माता भी एआईबी प्रौद्योगिकी प्राप्त कर सकते हैं और अपने स्वयं के या तीसरे पक्ष के आईपी का उपयोग करके समान आर्किटेक्चर विकसित कर सकते हैं।

इंटेल के पास अपने आंतरिक उत्पादों के लिए एआईबी की पहुंच है।चीप एलायंस वेबसाइट पर तीसरे पक्ष के लिए एक ओपन-सोर्स, रॉयल्टी-मुक्त प्रौद्योगिकी के रूप में एआईबी की भी पेशकश की गई है।

AIB का एक नया संस्करण काम करता है।CHIPS एलायंस, एक उद्योग संघ, हाल ही में एआईबी संस्करण 2.0 मसौदा विनिर्देश जारी किया है।एआईबी 1.0 में एआईबी 1.0 की तुलना में एज बैंडविड्थ घनत्व छह गुना अधिक है।

ज्यादातर कंपनियों के लिए, हालांकि, चिपलेट जैसी वास्तुकला को विकसित करना एक बड़ी चुनौती है।विभिन्न विक्रेताओं से इंटरऑपरेबल और परीक्षण किए गए चेप्टर प्राप्त करने की क्षमता अभी भी एक असुरक्षित मॉडल है।

यहाँ एक समाधान है।उदाहरण के लिए, ब्लू चीता एनालॉग डिज़ाइन AIB के लिए एक जनरेटर विकसित कर रहा है।जनरेटर विभिन्न प्रक्रियाओं में साइन-ऑफ तैयार एआईबी कस्टम ब्लॉक सक्षम करता है।ब्लू चीता के सीईओ कृष्णा सेतलूरी ने कहा, '' पुश-बटन गति से कस्टम ब्लॉक का निर्माण करके, ब्लू चीता के जेनरेटर समय-समय पर बाजार और इंजीनियरिंग के प्रयासों को कम करते हैं।

यह सभी समस्याओं का समाधान नहीं है।एक बात के लिए, शिष्यों को अच्छे मर जाने की आवश्यकता होती है।यदि स्टैक में एक या एक से अधिक मर जाते हैं, तो पूरा पैकेज विफल हो सकता है।इसलिए विक्रेताओं को अच्छी प्रक्रिया नियंत्रण के साथ एक ध्वनि निर्माण रणनीति की आवश्यकता होती है।

"चूंकि उन्नत पैकेजिंग प्रक्रियाएं छोटी विशेषताओं के साथ तेजी से जटिल हो गई हैं, साइबरऑप्टिक्स में आर एंड डी के उपाध्यक्ष टिम स्क्यून्स ने कहा," प्रभावी प्रक्रिया नियंत्रण की आवश्यकता बढ़ रही है। ""विफलता की लागत अधिक है, ये प्रक्रियाएँ महंगी ज्ञात अच्छी डाई का उपयोग करती हैं।"

और चेले
उन्नत पैकेज के लिए, विक्रेता मौजूदा इंटरकनेक्ट योजनाओं का उपयोग करते हैं।पैकेज में, मर जाता है और तांबे के माइक्रोबंप और खंभे का उपयोग करके जुड़ा हुआ है।धक्कों / खंभे विभिन्न उपकरणों के बीच छोटे, तेज विद्युत कनेक्शन प्रदान करते हैं।

सबसे उन्नत माइक्रोबंप्स / खंभे 40μm से 36μm पिचों के साथ छोटे ढांचे हैं।विभिन्न उपकरणों का उपयोग करके धक्कों / स्तंभों को विकसित किया जाता है।फिर, वेयर्स को ढेर कर दिया जाता है और एक वेफर बोनडर का उपयोग करके बंधुआ किया जाता है।

इसके लिए, उद्योग थर्मल कम्प्रेशन बॉन्डिंग (TCB) का उपयोग करता है।एक TCB बोनर एक डाई उठाता है और एक और मरने वाले लोगों के लिए धक्कों को संरेखित करता है।

टीसीबी एक धीमी प्रक्रिया है।इसके अलावा, धक्कों / खंभे अपनी भौतिक सीमा के करीब पहुंच रहे हैं, कहीं कहीं 20μm पिचें हैं।

यहीं से हाइब्रिड बॉन्डिंग नामक एक नई तकनीक पैकेजिंग के लिए आरएंडडी में फिट हो जाती है। कॉपर-टू-कॉपर इंटरकनेक्ट का उपयोग करके हाइब्रिड बॉन्डिंग स्टैक और बॉन्ड मर जाते हैं।यह स्टैकिंग और बॉन्डिंग के मौजूदा तरीकों की तुलना में कम शक्ति के साथ अधिक बैंडविड्थ प्रदान करता है।

फाउंड्री उन्नत पैकेजिंग के लिए हाइब्रिड बॉन्डिंग विकसित कर रहे हैं।TSMC, एक के लिए, सिस्टम ऑन इंटीग्रेटेड चिप (SoIC) नामक तकनीक पर काम कर रहा है।हाइब्रिड बॉन्डिंग का उपयोग करते हुए, TSMC का SoIC उप-10μm पिचों पर 3D- जैसे चिपलेट आर्किटेक्चर को सक्षम करता है।

हाल ही में, TSMC ने अपने SoIC रोडमैप का खुलासा किया।साल के अंत तक, SoIC 9μm बॉन्ड पिचों के साथ लॉन्च होगा, इसके बाद 2021 के मध्य में 6μm और 2023 की शुरुआत में 4.5μm होगा।

लैब से फैब तक हाइब्रिड बॉन्डिंग को ले जाना सरल प्रक्रिया नहीं है।"कॉपर हाइब्रिड बॉन्डिंग की प्रमुख प्रक्रिया चुनौतियों में voids को रोकने के लिए सतह दोष नियंत्रण शामिल है, मजबूत हाइब्रिड बॉन्ड पैड संपर्क का समर्थन करने के लिए नैनोमीटर-स्तरीय सतह प्रोफ़ाइल नियंत्रण, और ऊपर और नीचे मरने पर तांबे के पैड के संरेखण को नियंत्रित करना" स्टीफन हर्टबर्ट ने कहा। KLA में विपणन के वरिष्ठ निदेशक।

इस बीच, अन्य भी चेला विकसित कर रहे हैं।संचार उद्योग में, उदाहरण के लिए, OEM सिस्टम में बड़े ईथरनेट स्विच SoCs शामिल करते हैं।SoC में एक ईथरनेट स्विच डाई और एक ही चिप पर एक SerDes होता है।

"जैसा कि हम उच्च गति पर जाते हैं, और जैसा कि लिथोग्राफी बेहतर ज्यामितीयता के लिए जाती है, एनालॉग और डिजिटल संरचनाएं समान पैमाने पर नहीं होती हैं," टीए कनेक्टिविटी पर एक प्रौद्योगिकीविद् और उद्योग मानकों के प्रबंधक नाथन ट्रेसी ने कहा।ट्रेसी ओआईएफ के अध्यक्ष भी हैं।

“यदि आपके पास एक स्विच डाई है, तो इसका एक डिजिटल हिस्सा है।फिर, आपके पास SerDes है, जो एक धारावाहिक / deserializer है जो चिप के लिए I / O प्रदान करता है।यह एक अनुरूप संरचना है।यह अच्छी तरह से पैमाने पर नहीं है, ”ट्रेसी ने कहा।

जैसे-जैसे सिस्टम तेजी से डेटा दरों की ओर बढ़ते हैं, SerDes बहुत अधिक स्थान घेरता है।इसलिए कुछ मामलों में, SerDes फ़ंक्शन को बड़ी डाई से अलग किया जा रहा है और छोटे मर या चेस्ट में तोड़ दिया गया है।

फिर, सभी की मृत्यु एक एमसीएम में एकीकृत की जा रही है।बड़ी स्विच चिप बीच में बैठती है, जो चार छोटे I / O चेलेट्स से घिरी होती है।

बस यहीं से मानक फिट होते हैं।OIF CEI-112G-XSR नामक एक तकनीक विकसित कर रहा है।XSR MCMs में चेस्ट और ऑप्टिकल इंजन को जोड़ता है।

निष्कर्ष
जाहिर है, उन्नत पैकेजिंग नए विकल्पों की बढ़ती संख्या के साथ एक उन्मादी बाजार है।

यह ग्राहकों के लिए महत्वपूर्ण है।चिप स्केलिंग के साथ अखंड मर नहीं जाएगा।लेकिन यह प्रत्येक मोड़ पर कठिन और अधिक महंगा होता जा रहा है। (मार्क लैपेडस से)