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CMOS इमेज सेंसर का विकास और उन्नत इमेजिंग तकनीकों का उपयोग करने की संभावना जीवन की गुणवत्ता में सुधार का वादा करती है।समानांतर एनालॉग-टू-डिजिटल कनवर्टर (एडीसी) और बैकसाइड प्रबुद्ध (बीआई) प्रौद्योगिकियों के तेजी से उभरने के साथ, सीएमओएस छवि सेंसर वर्तमान में डिजिटल कैमरा बाजार पर हावी हैं, जबकि स्टैक्ड सीएमओएस छवि सेंसर बेहतर कार्यक्षमता और उपयोगकर्ता अनुभव प्रदान करना जारी रखते हैं।यह पेपर प्रदर्शन सुधारों में तेजी लाने, सेंसिंग क्षमताओं का विस्तार करने और विभिन्न स्टैक्ड डिवाइस प्रौद्योगिकियों के साथ एज कंप्यूटिंग को संयोजित करने के लिए इमेज सेंसर आर्किटेक्चर के विकास में स्टैक्ड इमेज सेंसर की हालिया उपलब्धियों की समीक्षा करता है।
छवि सेंसर वर्तमान में विभिन्न अनुप्रयोगों में उपयोग किए जाते हैं।1969 में चार्ज-कपल्ड डिवाइस (सीसीडी) के आविष्कार के बाद से, सॉलिड-स्टेट इमेज सेंसर कई तरह के उपभोक्ता बाजारों में फैल गए हैं, जैसे कि कॉम्पैक्ट वीडियो कैमरा और डिजिटल कैमरा।सीएमओएस इमेज सेंसर, जो 2005 से मुख्यधारा का सॉलिड-स्टेट इमेज सेंसर रहा है, सीसीडी के लिए विकसित तकनीक पर आधारित है।स्मार्टफोन के अलावा, वर्तमान में सबसे बड़ा इमेज सेंसर मार्केट, इमेज सेंसर की मांग तेजी से बढ़ रही है, जिसमें सुरक्षा के लिए नेटवर्क कैमरा, फैक्ट्री ऑटोमेशन के लिए मशीन विजन और असिस्टेड ड्राइविंग और ऑटोनॉमस ड्राइविंग सिस्टम के लिए ऑटोमोटिव कैमरा शामिल हैं।
CMOS इमेज सेंसर तकनीक में एक प्रमुख मोड़ बैकसाइड-इलुमिनेटेड (BI) इमेज सेंसर का सफल विकास था, जिसने इमेज सेंसर के स्टैक्ड स्ट्रक्चर के विकास को सक्षम किया, जैसा कि चित्र 1 में दिखाया गया है। मूल फ्रंट-इलुमिनेटेड (FI) संरचना में , सेंसर के पिक्सेल आकार को कम करना मुश्किल था क्योंकि घटना प्रकाश को फोटोडायोड द्वारा धातु की रेखाओं से घिरे अंतराल के माध्यम से एकत्र किया जाना था।बैकसाइड इल्यूमिनेटेड (बीआई) संरचनाओं ने संवेदनशीलता में काफी सुधार किया है और मेटल रूटिंग में लचीलेपन की अनुमति दी है, और यह वेफर बॉन्डिंग और बेहद समान वेफर थिनिंग तकनीकों के कारण इमेज सेंसर के लिए एक लोकप्रिय उत्पाद बन गया है।इमेज सेंसर धीरे-धीरे स्टैक्ड संरचनाओं की ओर विकसित हो रहे हैं, जिसमें लॉजिक सर्किट सीधे बेस वेफर पर एकीकृत होते हैं।स्टैकिंग प्रक्रिया अत्यधिक समानांतर एनालॉग-टू-डिजिटल कन्वर्टर्स (एडीसी) और सिग्नल प्रोसेसिंग तत्वों को अधिक उन्नत सीएमओएस प्रक्रियाओं में एकीकरण के उच्च स्तर की अनुमति देती है, जो पिक्सेल फोटोडायोड के लिए अनुकूलित सेंसर प्रक्रिया से स्वतंत्र होती है।स्टैक्ड डिवाइस संरचनाएं छवि संवेदक आर्किटेक्चर को नाटकीय रूप से बदलना जारी रखती हैं।

चित्रा 1. एक CMOS छवि संवेदक की संरचना।(ए) एफआई संरचना, (बी) बीआई संरचना, और (सी) वायस के साथ खड़ी संरचना।
यह पेपर प्रदर्शन सुधारों में तेजी लाने, सेंसिंग क्षमताओं का विस्तार करने और सेंसर परत से जुड़ी एज कंप्यूटिंग क्षमताओं को एकीकृत करने के लिए स्टैक्ड डिवाइस के साथ इमेज सेंसर आर्किटेक्चर में रुझानों की समीक्षा करता है।दूसरा खंड स्टैक्ड डिवाइस कॉन्फ़िगरेशन के लिए विभिन्न सेंसर आर्किटेक्चर प्रस्तुत करता है जो अत्यधिक समानांतर कॉलम-समानांतर एडीसी के माध्यम से उच्च पिक्सेल रिज़ॉल्यूशन और उच्च फ्रेम दर इमेजिंग को सक्षम बनाता है।धारा 3 पिक्सेल-पिच Cu-Cu कनेक्शन का उपयोग करके कार्यान्वित कुछ उन्नत पिक्सेल सर्किट प्रस्तुत करता है जो व्यावहारिक पिक्सेल रिज़ॉल्यूशन पर बेहतर पिक्सेल प्रदर्शन के लिए महत्वपूर्ण हैं।पिक्सेल-पिच Cu-Cu कनेक्शन भी सेंसर आर्किटेक्चर को पिक्सेल-समानांतर डिजिटलीकरण की ओर ले जाने में सक्षम कर रहे हैं।खंड IV सेंसर आर्किटेक्चर में कुछ प्रगति प्रस्तुत करता है जो सेंसिंग क्षमताओं का विस्तार करता है, जैसे कि स्थानिक गहराई, अस्थायी विपरीत संवेदन, और अदृश्य प्रकाश इमेजिंग।खंड V में दृष्टि सेंसर शामिल हैं जो किनारे पर कृत्रिम बुद्धिमत्ता (एआई) त्वरक को एकीकृत करते हैं।अंत में, खंड VI कुछ निष्कर्ष देता है।
द्वितीय.मेगापिक्सेल से अधिक फिल्मों के साथ रिकॉर्डिंग
मूवी रिकॉर्डिंग के लिए कम से कम 30 या 60 फ्रेम प्रति सेकेंड (एफपीएस) की फ्रेम दर की आवश्यकता होती है, भले ही पिक्सल की संख्या 2-मेगापिक्सेल हाई-डेफिनिशन (एचडी) प्रारूप से 8-मेगापिक्सेल 4K प्रारूप में बढ़ रही है।इसके अतिरिक्त, उच्च फ्रेम दर संचालन, जैसे कि 120, 240 या 1000 फ्रेम प्रति सेकेंड (एफपीएस), धीमी गति प्लेबैक प्रदान कर सकता है।चूंकि 1997 में कॉलम-समानांतर एडीसी आर्किटेक्चर प्रस्तावित किया गया था, समानांतर एडीसी की संख्या में वृद्धि और एडीसी ऑपरेशन को तेज करके फ्रेम दर में सुधार हुआ है।स्टैक्ड संरचनाएं फ्रेम दर को अधिकतम करने में मदद करती हैं क्योंकि सेंसर पिक्सल और बाह्य उपकरणों पर सर्वोत्तम प्रक्रिया तकनीक लागू की जा सकती है।सेंसर निर्माण के लिए कम जंक्शन रिसाव के साथ फोटोडायोड और ट्रांजिस्टर बनाने के लिए कई आयन आरोपण प्रक्रियाओं की आवश्यकता होती है।हालांकि, तर्क प्रक्रिया के लिए कम प्रतिरोध और उच्च गति ट्रांजिस्टर की आवश्यकता होती है।पिक्सल के लिए, तारों की तीन या चार परतें आमतौर पर पर्याप्त होती हैं, लेकिन लॉजिक सर्किट के लिए तारों की लगभग दस परतों की आवश्यकता होती है।इस्तेमाल की गई स्टैकिंग तकनीक सेंसर पिक्सल और लॉजिक सर्किट सहित एक ही चिप पर गैर-स्टैक्ड इमेज सेंसर की परस्पर विरोधी बाधाओं को कम कर सकती है।
ए दोहरी रैंक एडीसी वास्तुकला
वर्तमान में, अधिकांश सीएमओएस छवि सेंसर में एक स्तंभ-समानांतर संरचना में व्यवस्थित पिक्सेल की एक सरणी, हजारों एडीसी और तर्क सर्किट शामिल हैं।जैसा कि चित्र 2 (ए) में दिखाया गया है, पिक्सेल सरणी के बाहर स्थित थ्रू-सिलिकॉन विअस (टीएसवी) पिक्सेल कॉलम को अत्यधिक समानांतर फैशन में एडीसी से जोड़ते हैं।2013 में पेश किए गए पहले स्टैक्ड सीएमओएस इमेज सेंसर में, एडीसी कॉलम के एनालॉग और डिजिटल भागों को क्रमशः ऊपर और नीचे के चिप्स में विभाजित किया गया था, जैसा कि चित्र 2 (बी) में दिखाया गया है।2015 में, एक दोहरे-स्तंभ एडीसी वास्तुकला का प्रस्ताव किया गया था और 16एम पिक्सेल पर 120 एफपीएस की एक फ्रेम दर हासिल की, जहां स्तंभ एडीसी को पूरी तरह से नीचे की चिप में स्थानांतरित कर दिया गया था, जैसा कि चित्र 2(सी) में दिखाया गया है।सेंसर चिप को केवल NMOS लॉजिक का उपयोग करते हुए फोटोडायोड के लिए 90nm सेंसर कस्टम प्रक्रिया का उपयोग करके बनाया गया है।लॉजिक चिप्स मानक 65-नैनोमीटर सीएमओएस प्रक्रिया का उपयोग करके तैयार किए जाते हैं।चूंकि कॉलम एडीसी को सेंसर चिप से स्वतंत्र रूप से लागू किया जा सकता है, इसलिए एडीसी को अत्यधिक एकीकृत किया जा सकता है।फ्रेम दर को बढ़ाने के अलावा, अनावश्यक समानांतर एडीसी का उपयोग कई एनालॉग-टू-डिजिटल (एडी) रूपांतरणों के औसत से शोर को कम करने के लिए किया जाता है, जैसा कि चित्र 3 में दिखाया गया है। एक पिक्सेल का आउटपुट दो एडीसी को एक साथ वितरित किया जाता है, और दो छवि फ्रेम को पुन: पेश करने के लिए डिजिटल आउटपुट को सारांशित किया जाता है।दो एडीसी के समय के चरण उनके शोर संकेतों के बीच सहसंबंध को कम करके शोर में कमी लाने के लिए थोड़ा अलग हैं।

चित्रा 2. एक खड़ी CMOS छवि संवेदक का कार्यान्वयन।(ए) फोटोडायोड और लॉजिक सर्किट के बीच टीएसवी कनेक्शन।(बी) पहला स्टैक्ड सीएमओएस इमेज सेंसर।(सी) दोहरी रैंक एडीसी वास्तुकला।

चित्रा 3. सरलीकृत ब्लॉक आरेख (बाएं) और दोहरी-रैंक एडीसी वास्तुकला के बेहतर शोर विशेषताओं (दाएं)।
B. डायनेमिक रैंडम एक्सेस मेमोरी (DRAM) के साथ थ्री-लेयर स्टैक्ड CMOS इमेज सेंसर
जैसे-जैसे पिक्सल और समानांतर एडीसी की संख्या बढ़ती है, इमेज सेंसर बड़ी मात्रा में डेटा आउटपुट करते हैं।2017 में, एक तीन-परत स्टैक्ड सीएमओएस इमेज सेंसर को 960 एफपीएस पर स्लो-मोशन वीडियो रिकॉर्ड करने का प्रस्ताव दिया गया था, जैसा कि चित्र 4 में दिखाया गया है;तीन परतें थ्रू-सिलिकॉन विअस (टीएसवी) द्वारा जुड़ी हुई हैं, और समानांतर एडीसी से प्राप्त डेटा को धीमी गति पर कब्जा प्राप्त करने के लिए डीआरएएम की दूसरी परत में बफर किया गया है।सुपर स्लो-मोशन रिकॉर्डिंग के लिए, सेंसर फुल एचडी रिज़ॉल्यूशन पर 960 एफपीएस पर चल सकता है, जबकि एडीसी से डिजिटल डेटा अस्थायी रूप से 102-जीबीटी / एस बस पर डीआरएएम में बफ़र किया जाता है।जब सेंसर 30 एफपीएस मूवी शूटिंग के दौरान दृश्य में उपयोगकर्ता ट्रिगर या तेज गति का पता लगाता है, तो रीडआउट गति 960 एफपीएस हो जाती है।फुल एचडी रिज़ॉल्यूशन के 63 फ्रेम तक एक बार में DRAM में स्टोर किया जा सकता है और बाद में मूवी कैप्चर के दौरान बफर डेटा आउटपुट।

चित्रा 4. डीआरएएम के साथ तीन-परत स्टैक्ड सीएमओएस इमेज सेंसर
सी. बड़े ऑप्टिकल प्रारूप चिप-ऑन-वेफर प्रौद्योगिकी के लिए
आज तक पेश किए गए स्टैक्ड सीएमओएस इमेज सेंसर वेफर-ऑन-वेफर (वाह) बॉन्डिंग प्रक्रिया में गढ़े गए हैं।हालांकि, चूंकि सेंसर और लॉजिक चिप्स के आयाम समान होने चाहिए, इसलिए यह प्रक्रिया हमेशा सबसे अच्छा विकल्प नहीं होती है, खासकर एक बड़े ऑप्टिकल प्रारूप के लिए।एक अन्य स्टैकिंग विधि में CoW बॉन्डिंग शामिल है, जैसा कि चित्र 5 में दिखाया गया है।वाह बॉन्डिंग में क्षेत्र दक्षता सबसे अच्छी होती है जब ऑप्टिकल प्रारूप के समान आकार की एक लॉजिक चिप पूरी तरह से अत्यधिक समानांतर एडीसी और डिजिटल बिल्डिंग ब्लॉक्स से भरी होती है।हालाँकि, यदि तर्क सर्किट ऑप्टिकल प्रारूप से छोटा है, तो CoW कॉन्फ़िगरेशन में सबसे अच्छी क्षेत्र दक्षता है, जबकि WoW कॉन्फ़िगरेशन में लागत की समस्या है।

चित्रा 5. बड़े ऑप्टिकल प्रारूप छवि सेंसर के लिए वाह और गाय बंधन प्रक्रियाओं की क्षेत्र दक्षता।
CoW बॉन्डिंग प्रक्रिया [12] का उपयोग करते हुए एक स्टैक्ड CMOS इमेज सेंसर को 2016 में रिपोर्ट किया गया था, जो सुपर -35 मिमी ऑप्टिकल प्रारूप के साथ प्रसारण कैमरों के लिए एक वैश्विक शटर इमेज सेंसर को साकार करता है।यहां, दो स्लाइस किए गए लॉजिक चिप्स समानांतर एडीसी और माइक्रोबंप के साथ 65-एनएम सीएमओएस प्रक्रिया में डिज़ाइन किए गए हैं और चित्र 6 में दिखाए गए अनुसार वैश्विक शटर पिक्सेल के लिए कस्टम-डिज़ाइन किए गए एक बड़े सेंसर चिप पर स्टैक्ड हैं। एक उच्च के साथ एक कट-आउट लॉजिक चिप पहलू अनुपात 40 µm की पिच के साथ माइक्रोबंप के माध्यम से सेंसर से जुड़ा है।इसलिए, कनेक्शन की कुल संख्या लगभग 38 000 है। सेंसर 480 मेगापिक्सेल के माध्यम से 480 एफपीएस पर सुपर स्लो-मोशन प्लेबैक की भी अनुमति देता है।

चित्रा 6. गाय बंधन प्रक्रिया का उपयोग कर स्टैक्ड सीएमओएस छवि सेंसर।
चित्र 7 बड़े ऑप्टिकल-प्रारूप छवि सेंसर के लिए प्रदर्शन रुझान दिखाता है, 2021 में पूर्ण -35-मिमी-प्रारूप छवि सेंसर के लिए 50 मेगापिक्सेल और 250 एफपीएस के साथ। समानांतर एडीसी की संख्या बढ़ाने और स्थिर रैंडम एक्सेस मेमोरी (एसआरएएम) में वृद्धि करने के लिए। फ्रेम बफर, उच्च प्रदर्शन प्राप्त करने के लिए वाह प्रक्रिया का उपयोग किया जाता है।दूसरी ओर, बड़े ऑप्टिकल-प्रारूप सेंसर के प्रदर्शन के साथ लागत दक्षता को संतुलित करने के लिए CoW प्रक्रिया का उपयोग किया जाता है।इसके अलावा 2021 में पेश किया गया एक 3.6 इंच का इमेज सेंसर है जिसमें 127 मिलियन पिक्सल और एक CoW प्रक्रिया का उपयोग करके चार लॉजिक चिप्स हैं।CoW प्रक्रिया के लिए अगली चुनौती उत्पादकता बढ़ाने के लिए वेफर पर चिप लगाने के थ्रूपुट को बढ़ाना है।

चित्रा 7. बड़े ऑप्टिकल प्रारूप छवि सेंसर के लिए प्रदर्शन रुझान।
III.पिक्सेल समानांतर वास्तुकला
पिछले खंड में, स्टैक्ड उपकरणों का उपयोग करने वाले सेंसर आर्किटेक्चर का उपयोग मुख्य रूप से कॉलम-समानांतर एडीसी आधारित आर्किटेक्चर की फ्रेम दर को बढ़ाने के लिए किया गया था।यह खंड फाइन-पिच Cu-Cu कनेक्शन का उपयोग करते हुए पिक्सेल-समानांतर आर्किटेक्चर पर आधारित कुछ प्रगति प्रस्तुत करता है।यहां, सेंसर और तर्क परतों के बीच के कनेक्शन को TSV से हाइब्रिड-बंधुआ Cu-Cu कनेक्शन में बदल दिया गया है, जैसा कि चित्र 8(a) में दिखाया गया है।TSV कॉन्फ़िगरेशन में, सिग्नल लाइनों को पिक्सेल सरणी की परिधि पर लॉजिक लेयर पर रूट किया जाता है।इसके विपरीत, Cu-Cu कनेक्शन को सीधे पिक्सेल के नीचे एकीकृत किया जा सकता है, और ये कनेक्शन कनेक्शन की संख्या बढ़ाने की अनुमति देते हैं।Cu-Cu कनेक्शन रिक्ति के संबंध में नवीनतम रुझान चित्र 8(b) में दिखाए गए हैं।इमेज सेंसर की हाइब्रिड बॉन्डिंग प्रक्रिया में बिना कनेक्शन दोष के लाखों Cu-Cu कनेक्शन की आवश्यकता होती है, जबकि बड़ी संख्या में संपर्कों के स्थिर कनेक्शन के साथ संपर्क रिक्ति धीरे-धीरे कम हो जाती है;इसके अलावा, 1-माइक्रोन Cu-Cu को हाल ही में हाइब्रिड बॉन्ड स्पेसिंग बताया गया है।ये फाइन-पिच कनेक्शन पिक्सेल-समानांतर सर्किट आर्किटेक्चर को व्यावहारिक पिक्सेल आयामों पर निर्मित करने में सक्षम करेंगे।

चित्रा 8. Cu-Cu जंक्शन रिक्ति रुझान (ए) सरलीकृत उपकरण संरचना और (बी) क्रॉस-सेक्शन।
ए स्टैक्ड पिक्सेल सर्किट विस्तार
पिक्सेल सर्किट विस्तार के माध्यम से पिक्सेल प्रदर्शन में सुधार करने के लिए साहित्य में कई तकनीकों और कार्यान्वयन का प्रस्ताव किया गया है, जैसे कि पूर्ण अच्छी क्षमता (एफडब्ल्यूसी), और अतिरिक्त कार्यों को लागू करने के लिए, जैसे कि वैश्विक शटर।चित्र 9(ए) और (बी) क्रमशः एकल रूपांतरण लाभ और दोहरे रूपांतरण लाभ के लिए पिक्सेल कॉन्फ़िगरेशन दिखाते हैं।छोटे कैपेसिटिव सीएफडी कम शोर रीडआउट के लिए ऑप्टोइलेक्ट्रॉनिक्स से उच्च वोल्टेज स्विंग का अनुभव करते हैं, लेकिन यह बड़ी संख्या में सिग्नल इलेक्ट्रॉनों द्वारा आसानी से संतृप्त होता है।हालांकि, दोहरे रूपांतरण लाभ वाले पिक्सल को दो रूपांतरण लाभों के बीच अनुक्रमिक संचालन द्वारा स्विच किया जाता है, जिससे सीएफडी पर कम शोर रीडिंग और सीडीसीजी पर उच्च गतिशील रेंज (एचडीआर) रीडिंग सक्षम होती है;इसके अलावा, अतिरिक्त ट्रांजिस्टर और कैपेसिटर का क्षेत्र ओवरहेड पिक्सेल आकार को कम करने की मात्रा को सीमित करके उच्च पिक्सेल रिज़ॉल्यूशन प्राप्त किया जाता है।2018 में, डबल रूपांतरण लाभ के साथ एक स्टैक्ड पिक्सेल सर्किट एक्सटेंशन प्रस्तावित किया गया था;चित्र 9 (सी) में दिखाए गए अनुसार पिक्सेल-समानांतर Cu-Cu कनेक्शन के माध्यम से नीचे की चिप पर अतिरिक्त सर्किट लागू किए गए थे।20 और 200 μV/e- के रूपांतरण लाभ के बीच स्विच करके, 1.5-माइक्रोन पिक्सेल को 83.8 डीबी की गतिशील रेंज और 0.8 ई-आरएमएस के कम शोर के साथ सफलतापूर्वक प्रदर्शित किया गया था।जैसा कि चित्र 10 में दिखाया गया है, पिक्सेल-स्तरीय स्टैक्ड सर्किट कॉन्फ़िगरेशन को वोल्टेज-डोमेन ग्लोबल शटर फ़ंक्शन और पिक्सेल को दोहरे रूपांतरण लाभ के साथ लागू किया गया है।2019 ने 100 डीबी से अधिक की शटर दक्षता के साथ 2.2 माइक्रोन वैश्विक शटर पिक्सेल का प्रदर्शन किया।दोहरे रूपांतरण लाभ और वोल्टेज-डोमेन वैश्विक शटर के साथ अत्याधुनिक पिक्सेल, पिक्सेल-स्तरीय स्टैकिंग सर्किट स्केलिंग के बिना, क्रमशः 0.8 µm और 2.3 µm के पिक्सेल आकार प्राप्त करते हैं;हालांकि, स्टैक्ड पिक्सेल कॉन्फ़िगरेशन से अभी भी छोटे पिक्सेल के लिए पिक्सेल प्रदर्शन को बढ़ाने की उम्मीद की जाती है।

चित्र 9. पिक्सेल सर्किट कॉन्फ़िगरेशन (ए) एकल रूपांतरण लाभ के साथ, (बी) दोहरे रूपांतरण लाभ के साथ, और (सी) दोहरे रूपांतरण लाभ के साथ और समानांतर Cu-Cu कनेक्शन के साथ स्टैक्ड पिक्सेल।

चित्र 10. पिक्सेल-समानांतर Cu-Cu कनेक्शन के माध्यम से स्टैक्ड वोल्टेज-डोमेन ग्लोबल शटर का पिक्सेल सर्किट कॉन्फ़िगरेशन।
बी पिक्सेल समानांतर एडीसी
चूंकि 2001 में पिक्सेल-समानांतर डिजिटलीकरण की अवधारणा प्रस्तावित की गई थी, इसलिए हाइब्रिड बॉन्डिंग प्रक्रियाओं के साथ पिक्सेल-समानांतर Cu-Cu-कनेक्टेड स्टैक्ड इमेज सेंसर भी प्रस्तावित किए गए हैं।जटिल सर्किट में पिक्सेल क्षेत्र के ओवरहेड निश्चित रूप से पिक्सेल रिज़ॉल्यूशन को सीमित करते हैं, लेकिन 2017 में एक सरणी-समानांतर एडीसी आर्किटेक्चर के साथ 4.1-मेगापिक्सेल स्टैक्ड इमेज सेंसर प्रस्तावित किया गया था, इसके बाद 2018 में 1.46-मेगापिक्सेल समानांतर एडीसी के स्टैक्ड इमेज सेंसर द्वारा।पिक्सेल-समानांतर ADC आर्किटेक्चर ने हाइब्रिड बॉन्डिंग प्रक्रिया के ठीक पिच Cu-Cu कनेक्शन के कारण Mpixel रिज़ॉल्यूशन हासिल किया है।जैसा कि चित्र 11 में दिखाया गया है, एकल-ढलान एडीसी का उपयोग पिक्सेल-समानांतर और पारंपरिक स्तंभ-समानांतर आर्किटेक्चर में किया जाता है, लेकिन स्रोत अनुयायी सर्किट के बिना।इन-पिक्सेल ट्रांजिस्टर एम्पलीफायरों को सीधे तुलनित्र में एकीकृत किया जाता है, प्रत्येक पिक्सेल को दो Cu-Cu कनेक्शन के माध्यम से नीचे की चिप से जोड़ता है।काउंटर के क्षेत्र की सीमा के कारण, ग्रे कोड इन-पिक्सेल लैच को सौंपा गया है, और पिक्सेल सरणी के तहत एडीसी का उपयोग करके डिजिटल रीडआउट पाइपलाइनों को लागू किया गया है।

चित्रा 11. पिक्सेल-समानांतर एडीसी का सर्किट विन्यास।
चित्र 12(ए) पिक्सेल-समानांतर एडीसी आर्किटेक्चर के साथ एक प्रोटोटाइप चिप दिखाता है;हालांकि प्रत्येक एडीसी को केवल 6.9 माइक्रोन की पिक्सेल पिच के साथ कार्यान्वित किया जाता है, जहां तुलनित्र का मौन प्रवाह 7.74 एनए तक सीमित है, प्रभावी बैंडविड्थ नियंत्रण के कारण शोर तल 8.77 ई-आरएमएस तक दबा हुआ है।सभी पिक्सेल-समानांतर एडीसी वैश्विक शटर के रूप में एक साथ काम करते हैं;इसलिए, जैसा कि चित्र 12(c) में दिखाया गया है, कोई रोलिंग शटर फोकल प्लेन विरूपण जैसा कि चित्र 12(b) में दिखाया गया है, प्रोटोटाइप का उपयोग करके कैप्चर की गई छवियों में नहीं देखा गया है।पिक्सेल-समानांतर एडीसी आर्किटेक्चर का विकास जारी है।2020 में सबसे हालिया काम 4.6 माइक्रोन की एक पिक्सेल पिच, 127-डीबी की एक गतिशील रेंज, और 4.2e−rms का शोर, और 4.95 माइक्रोन का एक काम और 2.6e−rms का शोर दिखाता है।

चित्र 12. पिक्सेल-समानांतर एडीसी का ऑन-चिप कार्यान्वयन।(ए) चिप का माइक्रोग्राफ।(बी) रोलिंग शटर ऑपरेशन का उपयोग करके और (सी) ग्लोबल शटर ऑपरेशन का उपयोग करके कैप्चर की गई छवियां।
सी. पिक्सेल समानांतर फोटॉन काउंटर
फोटॉन काउंटिंग इमेजिंग, जिसे क्वांटम इमेजिंग के रूप में भी जाना जाता है, शोर-मुक्त रीडआउट और हाई डायनेमिक रेंज इमेजिंग (HDR) के साथ इमेज कैप्चर को सक्षम करने के लिए एक आशाजनक तकनीक है।सिंगल-फोटॉन हिमस्खलन डायोड (एसपीएडी) का उपयोग करने वाले फोटॉन-गिनती छवि सेंसर स्टैकिंग तकनीकों के माध्यम से पिक्सेल-समानांतर डिजिटलीकरण की चुनौतियों में से एक हैं।हिमस्खलन धारा को एक एकल फोटोइलेक्ट्रॉन द्वारा ट्रिगर किया जाता है, और एनालॉग फ्रंट-एंड सर्किटरी से किसी भी शोर की अनुपस्थिति में, घटना को डिजिटल रूप से एक फोटॉन काउंट के रूप में देखा जा सकता है।इसके लिए प्रत्येक SPAD के लिए जटिल परिपथों के कार्यान्वयन की आवश्यकता होती है;जबकि पिक्सेल कनेक्शन वाली स्टैक्ड डिवाइस संरचनाओं में अत्यधिक एकीकृत फोटॉन काउंटिंग इमेजिंग की क्षमता होती है।
124 डीबी की एक गतिशील रेंज के साथ एक एसपीएडी फोटॉन-गिनती छवि सेंसर और एक सबफ्रेम एक्सट्रपोलेटिंग आर्किटेक्चर का उपयोग 2021 में रिपोर्ट किया गया था। एक बैकसाइड-इलुमिनेटेड (बीआई) सिंगल-फोटॉन हिमस्खलन डायोड (एसपीएडी) पिक्सेल सरणी नीचे चिप पर खड़ी है, और रीडआउट सर्किटरी पिक्सेल-समानांतर Cu-Cu के माध्यम से जुड़ा हुआ है, जैसा कि चित्र 13(a) में दिखाया गया है।अंजीर। 13 (बी) एक पिक्सेल इकाई का एक योजनाबद्ध आरेख है।प्रत्येक पिक्सेल में 9-बी डिजिटल रिपल काउंटर (सीएन) होता है जो घटना फोटॉन की संख्या की गणना करता है।काउंटर से ओवरफ्लो कैरी (OF) को SPAD सक्रियण को नियंत्रित करने और टाइमिंग कोड (TC) को लैच करने के लिए क्वेंच सर्किट में वापस कर दिया जाता है।एक 14-बी टाइमिंग कोड (टीसी) तब सभी पिक्सल को सौंपा जाता है और जब ओएफ फ्लैग बदलता है तो काउंटर को ओवरराइड करता है, जैसा कि चित्र 14 में टाइमिंग आरेख में दिखाया गया है। 9-बी फोटान या लैच 14-बी टीसी की गणना पढ़ें और काउंटर ओवरफ्लो के बिना कम रोशनी की स्थिति में सभी फोटॉन काउंट को सटीक रूप से प्राप्त करें।हालांकि, जब तेज रोशनी की स्थिति में काउंटर ओवरफ्लो होता है, तो अतिप्रवाहित पिक्सेल समय को रिकॉर्ड करता है और पूरे एक्सपोज़र में घटना फोटॉन की वास्तविक संख्या को एक्सट्रपलेशन करता है।

चित्रा 13. फोटॉन गिनती छवि सेंसर।(ए) चिप विन्यास।(बी) सरलीकृत पिक्सेल सर्किट आरेख।

चित्रा 14. फोटॉन गिनती और सबफ्रेम एक्सट्रपलेशन के लिए समय आरेख।
जैसा कि चित्र 15 (ए) में दिखाया गया है, सिग्नल-टू-शोर अनुपात (एसएनआर) में किसी भी गिरावट के बिना 124 डीबी की एक गतिशील रेंज का प्रदर्शन किया गया है।उज्ज्वल प्रकाश स्थितियों के तहत काउंटर ओवरफ्लो के बाद एसएनआर विस्तारित गतिशील रेंज पर 40 डीबी पर रहता है, क्योंकि वास्तविक फोटॉन गिनती संचालन 10 240 फोटॉन, या 9 बिट × 20 सबफ्रेम तक गिन सकता है।चित्र 15(बी) 250 एफपीएस पर कैप्चर की गई एक एचडीआर छवि दिखाता है;वैश्विक शटर और 20-सबफ्रेम एचडीआर ऑपरेशन के कारण, 225 आरपीएम घूर्णन पंखे के साथ भी कोई गति कलाकृतियां नहीं देखी गईं।20-सबफ्रेम एक्सट्रपलेशन प्रभावी रूप से गति कलाकृतियों को दबा देता है, जैसा कि चित्र 15 (सी) में दिखाया गया है।SPAD को लगभग 20 V के उच्च बायस वोल्टेज और कम आपूर्ति वोल्टेज पर डिटेक्टरों के पिक्सेल-समानांतर ट्रिगरिंग की आवश्यकता होती है।विभिन्न आपूर्ति वोल्टेज के बीच डिवाइस अलगाव के कारण छोटे पिचों वाले एसपीएडी पिक्सल अक्सर हासिल करना मुश्किल होता है।हालांकि, स्टैक्ड डिवाइस संरचना प्रभावी रूप से SPAD और CMOS तर्क परतों को अलग करती है, जिससे SPAD और विस्तारित कार्यक्षमता के साथ छोटे पिक्सेल कॉन्फ़िगरेशन के विकास में तेजी आती है।

चित्रा 15. फोटॉन गिनती के मापन परिणाम।(ए) गतिशील रेंज और सिग्नल-टू-शोर अनुपात।(बी) कैप्चर की गई एचडीआर छवि।(सी) मोशन आर्टिफैक्ट दमन के साथ कैप्चर की गई छवि।
चतुर्थ।संवेदन क्षमता का विस्तार
पहले से शुरू की गई गतिशील रेंज और वैश्विक शटर क्षमताओं के अलावा, स्टैक्ड डिवाइस तकनीक न केवल सेंसर आर्किटेक्चर की छवि गुणवत्ता को बढ़ाती है, बल्कि स्थानिक गहराई, अस्थायी विपरीत संवेदन और अदृश्य प्रकाश इमेजिंग जैसी संवेदन क्षमताओं को भी बढ़ाती है।
ए स्थानिक गहराई
जैसा कि धारा III-C में वर्णित है, Cu-Cu हाइब्रिड बॉन्डिंग के साथ स्टैक्ड डिवाइस संरचना अनुप्रयोगों की एक विस्तृत श्रृंखला में व्यावहारिक SPAD तकनीक के लिए एक आशाजनक दृष्टिकोण है और SPAD पिक्सेल पिच को 10 माइक्रोन से कम कर देता है।फोटॉन डिटेक्शन दक्षता (पीडीई) में सुधार करने और छोटे पिक्सेल पिच के साथ ऑप्टिकल क्रॉसस्टॉक को कम करने के लिए, 2020 में पूर्ण ट्रेंच आइसोलेशन (एफटीआई) और क्यू-क्यू बॉन्डिंग सहित एक बीआई एसपीएडी पिक्सेल सरणी की सूचना दी गई थी। जैसा कि चित्र 16 में दिखाया गया है, बीआई स्टैक्ड एसपीएडी में संरचना, SPAD पिक्सेल सरणी घटना प्रकाश के लिए पूरी तरह से खुली है, और सभी पिक्सेल ट्रांजिस्टर नीचे की चिप पर लागू किए गए हैं।मेटल दफन एफटीआई आसन्न पिक्सल के साथ क्रॉसस्टॉक को दबाने में मदद करता है।10-माइक्रोन पिच SPAD पिक्सल में निकट-अवरक्त (NIR) स्पेक्ट्रोस्कोपी माप की संवेदनशीलता में सुधार करने और क्रमशः 850 एनएम और 940 एनएम पर 31.4% और 14.2% से अधिक के उच्च पीडीई प्राप्त करने के लिए 7-माइक्रोन-मोटी सिलिकॉन परत की सुविधा है।

चित्रा 16. SPAD डिवाइस संरचना।(ए) एफआई स्पाड।(बी) बीआई-स्टैक्ड स्पाड।
2021 में, ऑटोमोटिव LiDAR सिस्टम के लिए BI-स्टैक्ड SPAD का उपयोग करते हुए 189 × 600 SPAD डायरेक्ट टाइम-ऑफ़-फ़्लाइट (ToF) सेंसर की सूचना दी गई है।सभी पिक्सेल फ्रंट-एंड सर्किट SPAD सरणी के तहत अंतर्निहित चिप में कार्यान्वित किए जाते हैं, जैसा कि चित्र 17 में दिखाया गया है। LiDAR प्रणाली में, जब एक परावर्तित लेजर पल्स प्राप्त होता है, तो SPAD 6 ns के मृत समय के साथ एक ट्रिगर पल्स उत्पन्न करता है और इसे टाइम-टू-डिजिटल कन्वर्टर (TDC) में ट्रांसमिट करता है।ऊपर और नीचे के चिप्स क्रमशः 10 तांबे की परतों के साथ 90-एनएम एसपीएडी और 40-एनएम सीएमओएस प्रक्रियाओं का उपयोग करते हैं।स्टैक्ड संरचना के कारण, सेंसर में एक संयोग पहचान सर्किट, टीडीसी और डिजिटल सिग्नल प्रोसेसर (डीएसपी) शामिल है, जो गहराई से संवेदन के लिए बिल्डिंग ब्लॉक्स के रूप में है।डायरेक्ट टीओएफ सेंसर 200 मीटर तक की विस्तारित रेंज में 30 सेमी की दूरी की सटीकता प्रदर्शित करता है, जिससे यह 117k लक्स पर सूर्य के प्रकाश में 95% परावर्तन के साथ वस्तुओं का पता लगाने में सक्षम होता है।

चित्रा 17. बीआई ने सीधे टीओएफ गहराई सेंसर के साथ एसपीएडी को ढेर कर दिया।
बीआई स्टैक्ड एसपीएडी संरचना एसपीएडी-आधारित इमेजिंग और बेहतर गुणों के साथ गहराई से संवेदन में एक सफलता है।बीआई स्टैक संरचना क्वांटम दक्षता में सुधार करती है और प्रत्येक एसपीएडी के बगल में सर्किट रखने वाले पारंपरिक पिक्सल की तुलना में एसपीएडी और सर्किट को इष्टतम सिलिकॉन परतों में अलग करती है।इसलिए, स्टैक्ड कार्यान्वयन SPAD सेंसर की पारंपरिक सीमाओं को पार कर जाता है और अनुप्रयोगों की एक विस्तृत श्रृंखला के लिए उपयुक्त है।
बी टाइम कंट्रास्ट सेंसिंग
घटना-आधारित दृष्टि सेंसर (ईवीएस) सापेक्ष प्रकाश परिवर्तनों के अस्थायी विकास को ट्रैक करने और पूर्ण तीव्रता के निर्बाध पिक्सेल-स्तर माप के लिए नमूना बिंदुओं को परिभाषित करने के लिए प्रीसेट सापेक्ष थ्रेसहोल्ड के ऊपर एकल-पिक्सेल अस्थायी विपरीतता का पता लगाता है।चूंकि ईवीएस पहली बार 2006 में रिपोर्ट किया गया था, ईवीएस का उपयोग करने वाले कई अनुप्रयोगों का प्रस्ताव किया गया है, जैसे रिकॉर्ड किए गए डेटा की अस्थायी सटीकता के कारण उच्च गति और कम-शक्ति मशीन दृष्टि, अस्थायी अतिरेक के अंतर्निहित दमन के कारण प्रसंस्करण के बाद की लागत कम हो जाती है और ए परिदृश्य की विस्तृत श्रृंखला।डीआर ऑपरेशन।हालांकि 2019 में बीआई संरचनाओं के माध्यम से पिक्सेल आकार को 9 माइक्रोन पिच तक घटा दिया गया था, लेकिन व्यापक पिक्सेल-स्तरीय एनालॉग सिग्नल प्रोसेसिंग के कारण ईवीएस बड़े पिक्सेल आकार और अक्सर छोटे रिज़ॉल्यूशन से ग्रस्त है।इसलिए, ईवीएस विशेष रूप से पिक्सेल-स्केल Cu-Cu कनेक्शन के साथ स्टैक्ड डिवाइस संरचनाओं में प्रगति से लाभान्वित होते हैं।
1280 × 720 4.86-माइक्रोन पिक्सेल पिच बीआई-स्टैक्ड ईवीएस 2020 में रिपोर्ट किया गया था। चित्र 18 कंट्रास्ट डिटेक्शन (सीडी) फ़ंक्शन का पिक्सेल ब्लॉक आरेख और इन-पिक्सेल एसिंक्रोनस रीडआउट इंटरफ़ेस और स्टेट लॉजिक ब्लॉक का एक योजनाबद्ध आरेख दिखाता है।फोटोक्रेक्ट को वोल्टेज सिग्नल, व्लॉग में बदल दिया जाता है, और इसके विपरीत परिवर्तन एसिंक्रोनस डेल्टा मॉड्यूलेशन (एडीएम) द्वारा प्राप्त किया जाता है जो एक लेवल-क्रॉसिंग तुलनित्र का उपयोग करके पता लगाया जाता है।चित्रा 19 (ए) में बीआई-स्टैक्ड ईवीएस 1-μs पंक्ति-स्तरीय टाइमस्टैम्प प्राप्त करता है, प्रति सेकंड 1.066 अरब घटनाओं की अधिकतम घटना दर (ईपीएस), और 35 एनडब्ल्यू/पिक्सेल और 137 पीजे/ईवेंट की डेटा स्वरूपण पाइपलाइन प्राप्त करता है। हाई-स्पीड, लो-पावर मशीन विजन एप्लिकेशन।चित्र 19 (बी) कुछ उदाहरण अनुप्रयोगों के लिए सेंसर ऑपरेशन दिखाता है।1 लक्स के आसपास यातायात दृश्य रिकॉर्डिंग कम-प्रकाश विपरीत संवेदनशीलता प्रदर्शित करती है।कम-विलंबता पिक्सेल और उच्च गति रीडआउट संचालन से उच्च अस्थायी सटीकता सेंसर को 3 डी गहराई संवेदन अनुप्रयोगों में समय-एन्कोडेड संरचित प्रकाश पैटर्न को डीकोड करने की अनुमति देती है।चित्र 20 ईवीएस में पिक्सेल पिच की प्रवृत्ति को दर्शाता है।स्टैक्ड डिवाइस तकनीक के कारण, मेगापिक्सेल के व्यावहारिक उपयोग के मामलों के लिए ईवीएस का पिक्सेल आकार अब 5 माइक्रोन पिच से नीचे है।

चित्र 18. ईवीएस का पिक्सेल ब्लॉक आरेख

चित्र 19. बीआई-स्टैक्ड ईवीएस और इसके अनुप्रयोग उदाहरण।(ए) चिप का माइक्रोग्राफ।(बी) आवेदन उदाहरण।

सी अदृश्य प्रकाश इमेजिंग
स्टैक्ड डिवाइस तकनीक हाइब्रिड एकीकरण में गैर-सिलिकॉन फोटोडेटेक्टर का उपयोग करके अदृश्य प्रकाश इमेजिंग की सुविधा भी देती है।हाइब्रिड एकीकरण के साथ गैर-सिलिकॉन फोटोडेटेक्टर के उदाहरणों में इनगैस फोटोडेटेक्टर, जीई-ऑन-सी फोटोडेटेक्टर और ऑर्गेनिक फोटोकॉन्डक्टिव फिल्में शामिल हैं।इस खंड में, Cu-Cu हाइब्रिड बॉन्डिंग का उपयोग करने वाले InGaAs सेंसर के हाल के परिणामों को संक्षेप में प्रस्तुत किया गया है।
औद्योगिक, वैज्ञानिक, चिकित्सा और सुरक्षा अनुप्रयोगों के लिए शॉर्ट-वेव इंफ्रारेड (एसडब्ल्यूआईआर) रेंज (यानी 1000 और