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एक प्रौद्योगिकी अपेक्षाकृत संकीर्ण पेशेवर क्षेत्र से प्रसिद्ध हो सकती है।ऐतिहासिक कारण हैं और यह प्रसिद्ध कंपनियों के प्रचार से भी अविभाज्य है।यह Apple है जो SiP को लोगों के सामने लाता है, और उन्नत पैकेजिंग व्यापक रूप से जनता का ध्यान आकर्षित कर सकती है।क्योंकि TSMC (TSMC)।
Apple ने कहा कि मेरी i वॉच SiP तकनीक का उपयोग करती है, और SiP को तब से व्यापक रूप से जाना जाता है;TSMC ने कहा कि उन्नत तकनीक के अलावा, मैं उन्नत पैकेजिंग में भी संलग्न होना चाहता हूं, और उन्नत पैकेजिंग को उद्योग द्वारा उन्नत तकनीक के समान महत्वपूर्ण दर्जा दिए जाने का उल्लेख किया गया है।
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हाल के वर्षों में, उन्नत पैकेजिंग तकनीकें उभरती रही हैं, और नए शब्द भी एक के बाद एक उभर कर आए हैं, जिससे लोग थोड़े चकाचौंध हैं।वर्तमान में, कम से कम दर्जनों उन्नत पैकेजिंग-संबंधित नाम हैं जिन्हें सूचीबद्ध किया जा सकता है।
उदाहरण के लिए: WLP (वेफर लेवल पैकेज), FIWLP (फैन-इन वेफर लेवल पैकेज), FOWLP (फैन-आउट वेफर लेवल पैकेज), eWLB (एम्बेडेड वेफर लेवल बॉलग्रिड एरे), CSP (चिप स्केल पैकेज), WLCSP (वेफर लेवल) चिप) स्केल पैकेज), CoW (चिप ऑन वेफर), WoW (वेफर ऑन वेफर), FOPLP (फैन-आउट पैनल लेवल पैकेज), InFO (इंटीग्रेटेड फैन-आउट), CoWoS (चिप-ऑन-वेफर-ऑन-सब्सट्रेट) , एचबीएम (हाई-बैंडविड्थ मेमोरी), एचएमसी (हाइब्रिड मेमोरीक्यूब), वाइड-आईओ (वाइड इनपुट आउटपुट), ईएमआईबी (एंबेडेड मल्टी-डाई इंटरकनेक्ट ब्रिज), फेवरोस, को-ईएमआईबी, ओडीआई (ओमनी-दिशात्मक इंटरकनेक्ट), 3 डी आईसी , SoIC, X-Cube ... आदि ... ये सभी उन्नत पैकेजिंग तकनीकें हैं।
इन चमकदार उन्नत पैकेजिंग तकनीकों को कैसे भेद और समझें?यह आलेख पाठक को बताएगा।
सबसे पहले, भेद की सुविधा के लिए, हम उन्नत पैकेजिंग को दो श्रेणियों में विभाजित करते हैं:, एक्सवाई प्लेन एक्सटेंशन पर आधारित उन्नत पैकेजिंग तकनीक, मुख्य रूप से सिग्नल एक्सटेंशन और इंटरकनेक्शन के लिए आरडीएल के माध्यम से;-Z- अक्ष विस्तार पर आधारित उन्नत पैकेजिंग प्रौद्योगिकी, मुख्य रूप से TSV के माध्यम से सिग्नल एक्सटेंशन और इंटरकनेक्शन करती है।

एक्सवाई विमान विस्तार पर आधारित उन्नत पैकेजिंग प्रौद्योगिकी
यहां XY प्लेन का तात्पर्य वेफर या चिप के XY प्लेन से है।इस प्रकार के पैकेज की विशिष्ट विशेषता यह है कि सिलिकॉन के माध्यम से कोई टीएसवी नहीं है।सिग्नल विस्तार विधि या प्रौद्योगिकी मुख्य रूप से RDL परत द्वारा महसूस की जाती है।आमतौर पर कोई सब्सट्रेट नहीं होता है, और आरडीएल वायरिंग चिप के सिलिकॉन शरीर से जुड़ी होती है, या मोल्डिंग से जुड़ी होती है।क्योंकि अंतिम पैकेज उत्पाद में सब्सट्रेट नहीं होता है, इस प्रकार का पैकेज अपेक्षाकृत पतला होता है और वर्तमान में स्मार्ट फोन में व्यापक रूप से उपयोग किया जाता है।

1. FOWLP

FOWLP (फैन-आउट वेफर लेवल पैकेज) एक तरह का डब्ल्यूएलपी (वेफर लेवल पैकेज) है, इसलिए हमें पहले डब्ल्यूएलपी वेफर लेवल पैकेज को समझने की जरूरत है।
डब्ल्यूएलपी प्रौद्योगिकी के आगमन से पहले, पारंपरिक पैकेजिंग प्रक्रिया के चरण मुख्य रूप से मरने और मरने के बाद किए गए थे।वेफर को सबसे पहले डिसाइड किया गया और फिर विभिन्न रूपों में पैक किया गया।

WLP 2000 के आसपास निकला। दो प्रकार हैं: फैन-इन (फैन-इन) और फैन-आउट (फैन-आउट)।डब्ल्यूएलपी वेफर स्तर की पैकेजिंग पारंपरिक पैकेजिंग से अलग है।पैकेजिंग प्रक्रिया में, अधिकांश प्रक्रियाएं सही हैं।वेफर संचालित होता है, अर्थात, समग्र पैकेजिंग (पैकेजिंग) वेफर पर किया जाता है, और पैकेजिंग पूरा होने के बाद प्रदर्शन किया जाता है।
चूँकि पैकेजिंग पूरी होने के बाद डिसाइड किया जाता है, इसलिए पैक चिप का आकार लगभग नंगे चिप की तरह ही होता है, इसलिए इसे CSP (चिप स्केल पैकेज) या WLCSP (वेफर लेवल चिप स्केल पैकेजिंग) भी कहा जाता है।इस प्रकार का पैकेज उपभोक्ता उत्पादों के अनुरूप है।इलेक्ट्रॉनिक उत्पादों का बाजार में रुझान हल्का, छोटा, छोटा और पतला होने के कारण, परजीवी समाई और इंडक्शन अपेक्षाकृत कम है, और उन्हें कम लागत और अच्छी गर्मी अपव्यय के फायदे हैं।
शुरुआत में, डब्ल्यूएलपी ज्यादातर फैन-इन प्रकार को अपनाता है, जिसे फैन-इन डब्ल्यूएलपी या एफआईडब्ल्यूएलपी कहा जा सकता है, जो मुख्य रूप से छोटे क्षेत्र और पिन की एक छोटी संख्या के साथ चिप्स में उपयोग किया जाता है।

आईसी प्रौद्योगिकी के सुधार के साथ, चिप क्षेत्र सिकुड़ता है, और चिप क्षेत्र पर्याप्त पिन समायोजित नहीं कर सकता है।इसलिए, फैन-आउट WLP पैकेज फॉर्म, जिसे FOWLP के रूप में भी जाना जाता है, प्राप्त होता है, जो कनेक्शन बनाने के लिए चिप क्षेत्र के बाहर RDL के पूर्ण उपयोग का एहसास करता है।अधिक पिन प्राप्त करें।

FOWLP, क्योंकि RDL और बम्प को नंगे चिप की परिधि तक ले जाना है, पहले नंगी चिप वेफर को डीप करना आवश्यक है, और फिर स्वतंत्र नंगे चिप को वेफर प्रक्रिया में फिर से कॉन्फ़िगर करें, और इस आधार पर, बैच प्रक्रिया के माध्यम से और अंतिम पैकेज बनाने के लिए वायरिंग इंटरकनेक्ट को मेटललाइज़ करें।FOWLP पैकेजिंग प्रक्रिया को नीचे दिए गए आंकड़े में दिखाया गया है।

FOWLP कई कंपनियों द्वारा समर्थित है, और विभिन्न कंपनियों के नामकरण के अलग-अलग तरीके हैं।निम्नलिखित आंकड़ा प्रमुख कंपनियों द्वारा प्रदान की गई FOWLP को दर्शाता है।

चाहे वह फैन-इन या फैन-आउट हो, डब्ल्यूएलपी वेफर-स्तरीय पैकेजिंग और पीसीबी के बीच का संबंध फ्लिप-चिप के रूप में है, और चिप का सक्रिय पक्ष मुद्रित सर्किट बोर्ड का सामना करता है, जो सबसे छोटा विद्युत पथ प्राप्त कर सकता है , जो एक उच्च गति और कम परजीवी प्रभाव की गारंटी देता है।दूसरी ओर, बैच पैकेजिंग के उपयोग के कारण, पूरे वेफर को एक ही बार में पैक किया जा सकता है, और लागत में कमी वेफर-स्तरीय पैकेजिंग के लिए एक और प्रेरक शक्ति है।
2. जानकारी
InFO (इंटीग्रेटेड फैन-आउट) 2017 में TSMC द्वारा विकसित एक उन्नत FOWLP पैकेजिंग तकनीक है। यह FOWLP प्रक्रिया पर एक एकीकरण है, जिसे कई चिप फैन-आउट प्रक्रियाओं के एकीकरण के रूप में समझा जा सकता है, जबकि FOWLP फैन पर ध्यान केंद्रित करता है। पैकेजिंग प्रक्रिया ही।
InFO ने कई चिप्स के एकीकरण के लिए जगह दी है, जिसे रेडियो आवृत्ति और वायरलेस चिप्स, प्रोसेसर और बेसबैंड चिप्स की पैकेजिंग और ग्राफिक्स प्रोसेसर और नेटवर्क चिप्स की पैकेजिंग पर लागू किया जा सकता है।नीचे दिया गया आंकड़ा FIWLP, FOWLP और InFO का तुलनात्मक आरेख है।

Apple का iPhone प्रोसेसर हमेशा शुरुआती वर्षों में Samsung द्वारा निर्मित किया गया था, लेकिन TSMC ने Apple के A11 से शुरू किया और एक के बाद एक तीन iPhone प्रोसेसर के लिए ऑर्डर लिया।कनेक्ट करें, मोटाई कम करें, बैटरी या अन्य भागों के लिए मूल्यवान स्थान खाली करें।
Apple ने iPhone 7 से InFO पैकेजिंग शुरू की है, और भविष्य में इसका उपयोग जारी रखेगा।भविष्य में मोबाइल फोन के अन्य ब्रांडों सहित iPhone 8, iPhone X भी इस तकनीक का उपयोग करना शुरू कर देंगे।Apple और TSMC के अलावा ने FOWLP तकनीक की एप्लिकेशन स्थिति को बदल दिया है, जो बाजार को धीरे-धीरे स्वीकार करने और आम तौर पर FOWLP (InFO) पैकेजिंग तकनीक को लागू करने में सक्षम करेगा।
3. FOPLP
FOPLP (फैन-आउट पैनल लेवल पैकेज) पैनल लेवल पैकेज FOWLP के विचारों और तकनीक पर आधारित है, लेकिन एक बड़े पैनल का उपयोग करता है, इसलिए यह पैकेज्ड उत्पादों का उत्पादन कर सकता है जो कई बार 300 मिमी सिलिकॉन वफ़र चिप्स के आकार के होते हैं।
FOPLP तकनीक FOWLP तकनीक का विस्तार है।फैन-आउट प्रक्रिया एक बड़े वर्ग वाहक बोर्ड पर की जाती है, इसलिए इसे FOPLP पैकेजिंग तकनीक कहा जाता है।इसका पैनल कैरियर बोर्ड एक पीसीबी कैरियर बोर्ड या लिक्विड क्रिस्टल पैनल के लिए एक ग्लास कैरियर बोर्ड हो सकता है।
वर्तमान में, FOPLP 24 × 18 इंच (610 × 457 मिमी) जैसे पीसीबी वाहक का उपयोग करता है, और इसका क्षेत्रफल 300 मिमी सिलिकॉन वेफर के लगभग 4 गुना है।इसलिए, इसे केवल एक ही प्रक्रिया के रूप में माना जा सकता है, जिसे मापा जा सकता है।उन्नत पैकेजिंग उत्पादों का उत्पादन करें जो 300 मिमी सिलिकॉन वेफर्स के आकार के 4 गुना हैं।
FOWLP प्रक्रिया की तरह, FOPLP तकनीक प्री- और पोस्ट-इनकैप्सुलेशन प्रक्रिया को एकीकृत कर सकती है, जिसे एक बार की पैकेजिंग प्रक्रिया के रूप में माना जा सकता है, इसलिए यह उत्पादन और सामग्री की लागत को बहुत कम कर सकती है।नीचे दिया गया आंकड़ा FOWLP और FOPLP के बीच तुलना दिखाता है।

FOPLP RDL उत्पादन के लिए PCB उत्पादन तकनीक का उपयोग करता है।इसकी लाइन चौड़ाई और लाइन रिक्ति वर्तमान में 10um से अधिक है।चिप्स और निष्क्रिय घटकों को माउंट करने के लिए एसएमटी उपकरण का उपयोग किया जाता है।चूंकि इसका पैनल क्षेत्र वेफर क्षेत्र की तुलना में बहुत बड़ा है, इसलिए इसका उपयोग एक बार अधिक उत्पादों को पैकेज करने के लिए किया जा सकता है।FOWLP की तुलना में, FOPLP का अधिक लागत लाभ है।वर्तमान में, सैमसंग इलेक्ट्रॉनिक्स और एएसई सहित प्रमुख वैश्विक पैकेजिंग कंपनियां सक्रिय रूप से FOPLP प्रक्रिया प्रौद्योगिकी में निवेश कर रही हैं।
4. ईएमआईबी
EMIB (एंबेडेड मल्टी-डाई इंटरकनेक्ट ब्रिज) एम्बेडेड मल्टी-डाई इंटरकनेक्ट ब्रिज की उन्नत पैकेजिंग तकनीक प्रस्तावित और सक्रिय रूप से इंटेल द्वारा लागू की जाती है।ऊपर वर्णित तीन उन्नत पैकेजों के विपरीत, ईएमआईबी एक सब्सट्रेट प्रकार का पैकेज है, क्योंकि ईएमआईबी टीएसवी नहीं है इसलिए इसे एक्सवाई प्लेन एक्सटेंशन के आधार पर उन्नत पैकेजिंग तकनीक में भी विभाजित किया गया है।
EMIB अवधारणा एक सिलिकॉन इंटरप्रोज़र पर आधारित 2.5D पैकेज के समान है, जो सिलिकॉन के माध्यम से एक स्थानीय उच्च-घनत्व इंटरकनेक्शन है।पारंपरिक 2.5 पैकेज की तुलना में, क्योंकि कोई टीएसवी नहीं है, ईएमआईबी तकनीक में सामान्य पैकेज की उपज के फायदे हैं, कोई अतिरिक्त प्रक्रिया और सरल डिजाइन नहीं है।
पारंपरिक SoC चिप्स, CPU, GPU, मेमोरी कंट्रोलर और IO कंट्रोलर केवल एक प्रक्रिया का उपयोग करके निर्मित किए जा सकते हैं।EMIB तकनीक का उपयोग करते हुए, CPU और GPU की उच्च प्रक्रिया आवश्यकताएं होती हैं, और 10nm प्रक्रिया का उपयोग कर सकते हैं, IO इकाई, संचार इकाई 14nm प्रक्रिया का उपयोग कर सकते हैं, मेमोरी भाग 22nm प्रक्रिया का उपयोग कर सकते हैं, और EMIB उन्नत पैकेजिंग प्रौद्योगिकी एक A प्रोसेसर में तीन विभिन्न प्रक्रियाओं को एकीकृत कर सकती है।नीचे दिया गया आंकड़ा EMIB का एक योजनाबद्ध आरेख है।

सिलिकॉन इंटरपोज़र (इंटरपोसर) की तुलना में, ईएमआईबी सिलिकॉन चिप क्षेत्र छोटा, अधिक लचीला और अधिक किफायती है।EMIB पैकेजिंग तकनीक सीपीयू, आईओ, जीपीयू और यहां तक ​​कि एफपीजीए, एआई और अन्य चिप्स को जरूरतों के अनुसार एक साथ पैकेज कर सकती है, और विभिन्न प्रक्रियाओं जैसे कि 10nm, 14nm, 22nm आदि के चिप्स को एक चिप में एक साथ रख कर जरूरतों को पूरा कर सकती है। लचीले व्यवसाय का।

EMIB विधि के माध्यम से, KBL-G प्लेटफ़ॉर्म इंटेल कोर प्रोसेसर और AMD Radeon RX वेगा एम जीपीयू को एकीकृत करता है, और साथ ही साथ इंटेल प्रोसेसर की शक्तिशाली कंप्यूटिंग शक्ति और एएमडी जीपीयू की उत्कृष्ट ग्राफिक्स क्षमता, साथ ही साथ एक उत्कृष्ट गर्मी भी है। अपव्यय अनुभव।।इस चिप ने इतिहास रचा है और उत्पाद के अनुभव को एक नए स्तर पर लाया है।

Z- अक्ष विस्तार पर आधारित उन्नत पैकेजिंग प्रौद्योगिकी
Z- एक्सिस एक्सटेंशन पर आधारित उन्नत पैकेजिंग तकनीक मुख्य रूप से TSV के माध्यम से सिग्नल एक्सटेंशन और इंटरकनेक्शन के लिए है।TSV को 2.5D TSV और 3D TSV में विभाजित किया जा सकता है।टीएसवी प्रौद्योगिकी के माध्यम से, कई चिप्स खड़ी खड़ी और परस्पर जुड़े हो सकते हैं।
3 डी टीएसवी तकनीक में, चिप्स एक दूसरे के बहुत करीब हैं, इसलिए देरी कम होगी।इसके अलावा, इंटरकनेक्शन लंबाई को छोटा करने से संबंधित परजीवी प्रभाव को कम किया जा सकता है और डिवाइस को उच्च आवृत्ति पर चलाया जा सकता है, जो प्रदर्शन में सुधार और अधिक से अधिक लागत में कमी का डिग्री है।
TSV प्रौद्योगिकी अर्धचालक एकीकृत निर्माताओं, एकीकृत सर्किट निर्माण ढलाई, पैकेजिंग फाउंड्री, उभरते प्रौद्योगिकी डेवलपर्स, विश्वविद्यालयों और अनुसंधान संस्थानों, और प्रौद्योगिकी गठजोड़ और अन्य अनुसंधान संस्थानों सहित तीन आयामी पैकेजिंग की प्रमुख तकनीक है, जिसने TSST प्रक्रिया के कई पहलुओं को अंजाम दिया है। ।अनुसंधान और विकास।
इसके अलावा, पाठकों को यह ध्यान देने की आवश्यकता है कि जेड-एक्सिस एक्सटेंशन पर आधारित उन्नत पैकेजिंग तकनीक मुख्य रूप से सिग्नल एक्सटेंशन और इंटरकनेक्शन के लिए टीएसवी का उपयोग करती है, आरडीएल भी अपरिहार्य है।उदाहरण के लिए, यदि ऊपरी और निचले चिप्स के टीएसवी को संरेखित नहीं किया जा सकता है, तो उन्हें आरडीएल पास करने की आवश्यकता होती है जो स्थानीय इंटरकनेक्शन करता है।
5. CoWoS
CoWoS (चिप-ऑन-वेफर-ऑन-सब्सट्रेट) TSMC द्वारा लॉन्च की गई 2.5D पैकेजिंग तकनीक है।CoWoS चिप को एक सिलिकॉन इंटरप्रोज़र (इंटरपोज़र) पर पैकेज करना है, और इंटरकनेक्शन के लिए सिलिकॉन इंटरपोज़र पर उच्च घनत्व वाले तारों का उपयोग करना है।कनेक्ट करें, और फिर इसे पैकेज सब्सट्रेट पर स्थापित करें, जैसा कि नीचे दिए गए चित्र में दिखाया गया है।

दोनों CoWoS और पूर्वोक्त InFO TSMC से आते हैं।CoWoS में एक सिलिकॉन इंटरपोसर है, लेकिन InFO नहीं है।CoWoS का उद्देश्य उच्च अंत बाजार है, और कनेक्शन और पैकेज का आकार अपेक्षाकृत बड़ी है।InFO छोटे पैकेज आकार और कम कनेक्शन के साथ लागत प्रभावी बाजार को लक्षित करता है।
TSMC ने 2012 में CoWoS का बड़े पैमाने पर उत्पादन शुरू किया। इस तकनीक के माध्यम से, कई चिप्स को एक साथ पैक किया जाता है, और सिलिकॉन इंटरपोसर उच्च-घनत्व इंटरकनेक्शन के माध्यम से, इसने छोटे पैकेज के आकार, उच्च प्रदर्शन, कम बिजली की खपत और कम पिन के प्रभाव को प्राप्त किया है।
CoWoS तकनीक का व्यापक रूप से उपयोग किया जाता है।एनवीडिया के GP100 और अल्फा चिप के पीछे Google चिप TPU2.0 जिसने Ke Jie को हराया सभी CoWoS तकनीक का उपयोग करते हैं।CoWoS के योगदान के पीछे कृत्रिम बुद्धिमत्ता AI भी है।वर्तमान में, CoWoS को NVIDIA, AMD, Google, XilinX और Huawei HiSilicon जैसे हाई-एंड चिप निर्माताओं द्वारा समर्थित किया गया है।
6. एचबीएम
HBM (उच्च बैंडविड्थ मेमोरी) उच्च बैंडविड्थ मेमोरी, मुख्य रूप से उच्च अंत ग्राफिक्स कार्ड बाजार के लिए।HBM 3D TSV के माध्यम से एक साथ कई मेमोरी चिप्स को स्टैक करने के लिए 3D TSV और 2.5D TSV तकनीकों का उपयोग करता है, और वाहक बोर्ड पर स्टैक्ड मेमोरी चिप्स और GPU को इंटरकनेक्ट करने के लिए 2.5D TSV तकनीक का उपयोग करता है।नीचे दिया गया आंकड़ा एचबीएम प्रौद्योगिकी का एक योजनाबद्ध आरेख दिखाता है।

HBM के वर्तमान में तीन संस्करण हैं, अर्थात् HBM, HBM2 और HBM2E, क्रमशः 128 GBps / Stack, 256 GBps / Stack और 307 GBps / Stack के बैंडविद हैं।नवीनतम एचबीएम 3 अभी भी विकास के अधीन है।
AMD, NVIDIA और Hynix के मुख्य HBM मानक, AMD ने पहली बार अपने फ्लैगशिप ग्राफिक्स कार्ड में HBM मानक का उपयोग किया, जिसमें 512 GBps तक की वीडियो मेमोरी बैंडविड्थ थी, और NVIDIA ने निकटता से, 1TBps की वीडियो बैंडविड्थ प्राप्त करने के लिए HBM मानक का उपयोग किया।DDR5 की तुलना में, HBM प्रदर्शन में 3 गुना से अधिक सुधार होता है, लेकिन बिजली की खपत 50% तक कम हो जाती है।
7. एचएमसी
एचएमसी (हाइब्रिड मेमोरी क्यूब) हाइब्रिड स्टोरेज क्यूब, इसका मानक मुख्य रूप से माइक्रोन द्वारा प्रचारित किया जाता है, टारगेट मार्केट हाई-एंड सर्वर मार्केट है, खासकर मल्टी-प्रोसेसर आर्किटेक्चर के लिए।HMC अधिक मेमोरी बैंडविड्थ प्राप्त करने के लिए स्टैक्ड DRAM चिप्स का उपयोग करता है।इसके अलावा, HMC 3 डी TSV एकीकरण प्रौद्योगिकी के माध्यम से DRAM स्टैक पैकेज में मेमोरी कंट्रोलर (मेमोरी कंट्रोलर) को एकीकृत करता है।निम्नलिखित आंकड़ा एचएमसी प्रौद्योगिकी के योजनाबद्ध आरेख को दर्शाता है।

एचबीएम और एचएमसी की तुलना करते हुए, यह देखा जा सकता है कि दोनों बहुत समान हैं।दोनों DRAM चिप्स को स्टैक करते हैं और उन्हें 3D TSV के माध्यम से इंटरकनेक्ट करते हैं, और उनके नीचे लॉजिक कंट्रोल चिप्स होते हैं।दोनों के बीच अंतर यह है कि एचबीएम इंटरपोसर और जीपीयू के माध्यम से जुड़ा हुआ है, जबकि एचएमसी को सीधे सब्सट्रेट पर स्थापित किया गया है, जिसमें बीच में इंटरप्रेसर और 2.5 डी टीएसवी की कमी है।
एचएमसी स्टैक में, 3 डी टीएसवी का व्यास लगभग 5-6um है, और संख्या 2000+ से अधिक है।DRAM चिप्स आमतौर पर 50um तक पतले होते हैं, और चिप्स 20um MicroBump द्वारा जुड़े होते हैं।
अतीत में, मेमोरी कंट्रोलरों को प्रोसेसर में बनाया गया था, इसलिए उच्च-अंत सर्वरों में, जब बड़ी संख्या में मेमोरी मॉड्यूल का उपयोग करने की आवश्यकता होती है, तो मेमोरी नियंत्रक का डिज़ाइन बहुत जटिल होता है।अब जब मेमोरी कंट्रोलर मेमोरी मॉड्यूल में एकीकृत हो जाता है, तो मेमोरी कंट्रोलर का डिज़ाइन बहुत सरल हो जाता है।इसके अलावा, एचएमसी उच्च गति वाले इंटरफ़ेस को लागू करने के लिए एक उच्च गति वाले सीरियल इंटरफ़ेस (सर्डेस) का उपयोग करता है, जो उन स्थितियों के लिए उपयुक्त है जहां प्रोसेसर और मेमोरी दूर हैं।
8. वाइड-आईओ
वाइड-आईओ (वाइड इनपुट आउटपुट) ब्रॉडबैंड इनपुट और आउटपुट तकनीक मुख्य रूप से सैमसंग द्वारा प्रचारित है।यह दूसरी पीढ़ी तक पहुंच गया है।यह 512bit तक की मेमोरी इंटरफ़ेस चौड़ाई प्राप्त कर सकता है।मेमोरी इंटरफेस की ऑपरेटिंग आवृत्ति 1GHz तक पहुंच सकती है, और कुल मेमोरी बैंडविड्थ 68GBps तक पहुंच सकती है।यह DDR4 इंटरफ़ेस (34GBps) की बैंडविड्थ से दोगुना है।
वाइड-आईओ को लॉजिक चिप को लॉजिक चिप पर स्टैक करके महसूस किया जाता है, और मेमोरी चिप को लॉजिक चिप से जोड़ा जाता है और 3 डी टीएसवी के माध्यम से सब्सट्रेट किया जाता है, जैसा कि नीचे दिए गए चित्र में दिखाया गया है।

वाइड-आईओ के पास टीएसवी वास्तुकला के ऊर्ध्वाधर स्टैकिंग पैकेज के फायदे हैं, जो स्मार्टफोन, टैबलेट और हैंडहेल्ड गेम कंसोल जैसे मोबाइल उपकरणों की जरूरतों को पूरा करने के लिए गति, क्षमता और शक्ति दोनों विशेषताओं के साथ मोबाइल स्टोरेज बनाने में मदद कर सकते हैं।इसका मुख्य लक्ष्य बाजार में मोबाइल डिवाइस हैं जिन्हें कम बिजली की खपत की आवश्यकता होती है।
9. फेवरोस
पहले वर्णित ईएमआईबी उन्नत पैकेजिंग के अलावा, इंटेल ने फोवरोस सक्रिय ऑनबोर्ड तकनीक भी पेश की।इंटेल के तकनीकी परिचय में, फेवरोस को विषम एकीकरण के लिए 3 डी फेस टू फेस चिप स्टैक कहा जाता है, तीन आयामी आमने-सामने विषम एकीकरण चिप स्टैक।
EMIB और Foveros के बीच अंतर यह है कि पूर्व एक 2D पैकेजिंग तकनीक है, जबकि उत्तरार्द्ध एक 3D स्टैक्ड पैकेजिंग तकनीक है।2D EMIB पैकेजिंग के साथ तुलना में, Foveros छोटे आकार के उत्पादों या उच्च मेमोरी बैंडविड्थ आवश्यकताओं वाले उत्पादों के लिए अधिक उपयुक्त है।वास्तव में, EMIB और Foveros के चिप प्रदर्शन और कार्यों में बहुत कम अंतर है।विभिन्न विशिष्टताओं और कार्यों के दोनों चिप्स अलग-अलग भूमिका निभाने के लिए एकीकृत हैं।हालांकि, वॉल्यूम और बिजली की खपत के संदर्भ में, फेवरोस 3 डी स्टैकिंग के फायदे सामने आए हैं।प्रति बिट Foveros द्वारा प्रेषित डेटा की शक्ति बहुत कम है।Foveros तकनीक में Bump पिच की कमी, घनत्व में वृद्धि और चिप स्टैकिंग तकनीक से निपटना है।
निम्नलिखित आंकड़ा Foveros 3D पैकेजिंग प्रौद्योगिकी के योजनाबद्ध आरेख को दर्शाता है।

पहला फेवरोस 3 डी स्टैक्ड डिज़ाइन मदरबोर्ड चिप लेकफिल्ड, यह एक 10nm आइस लेक प्रोसेसर और 22nm कोर को पूर्ण पीसी कार्यों के साथ एकीकृत करता है, लेकिन आकार केवल कुछ सेंट है।
हालांकि फेवरोस एक अधिक उन्नत 3 डी पैकेजिंग तकनीक है, लेकिन यह ईएमआईबी का विकल्प नहीं है।इंटेल बाद के निर्माण में दोनों को मिलाएगा।
10. सह-ईएमआईबी (फेवरोस + ईएमआईबी)
Co-EMIB EMIB और Foveros का एक जटिल है।EMIB क्षैतिज कनेक्शन के लिए मुख्य रूप से जिम्मेदार है, ताकि विभिन्न कोर के चिप्स को एक पहेली की तरह एक साथ जोड़ा जाए, जबकि Foveros एक खड़ी इमारत की तरह एक ऊर्ध्वाधर ढेर है।प्रत्येक मंजिल में अलग-अलग डिज़ाइन हो सकते हैं, जैसे पहली मंजिल पर एक जिम, दूसरी मंजिल पर एक कार्यालय भवन और तीसरी मंजिल पर एक अपार्टमेंट।
पैकेजिंग तकनीक जो EMIB और Foveros को जोड़ती है, उसे Co-EMIB कहा जाता है, जो एक अधिक लचीली चिप निर्माण विधि है जो चिप्स को क्षैतिज रूप से स्टैक्ड होने के दौरान लगातार जारी रखने की अनुमति देता है।इसलिए, यह तकनीक एक बड़ा चिप सिस्टम बनाने के लिए EMIB के माध्यम से कई 3D Foveros चिप्स को एक साथ विभाजित कर सकती है।नीचे दिया गया आंकड़ा Co-EMIB प्रौद्योगिकी का एक योजनाबद्ध आरेख है।

सह-ईएमआईबी पैकेजिंग प्रौद्योगिकी एकल चिप की तुलना में प्रदर्शन प्रदान कर सकती है।इस तकनीक को प्राप्त करने की कुंजी ODI (ओमनी-दिशात्मक इंटरकनेक्ट) ओमनी-दिशात्मक इंटरकनेक्शन तकनीक है।ODI के दो अलग-अलग प्रकार हैं।अलग-अलग मंजिलों पर लिफ्ट प्रकारों को जोड़ने के अलावा, अलग-अलग तीन आयामी संरचनाओं को जोड़ने वाले फ्लाईओवर भी हैं, साथ ही फर्श के बीच इंटरलेयर्स भी हैं, ताकि विभिन्न चिप संयोजनों में अत्यधिक उच्च लचीलापन हो।ODI पैकेजिंग तकनीक चिप्स को क्षैतिज और लंबवत दोनों तरह से परस्पर जोड़ने की अनुमति देती है।

सह-ईएमआईबी एक नई 3D + 2D पैकेजिंग विधि का उपयोग करता है, जो चिप डिजाइन सोच को एक फ्लैट पहेली से अतीत में लकड़ी के ढेर में बदल देता है।इसलिए, क्वांटम कंप्यूटिंग जैसे क्रांतिकारी नए कंप्यूटिंग आर्किटेक्चर के अलावा, सीओ-ईएमआईबी को मौजूदा कंप्यूटिंग वास्तुकला और पारिस्थितिकी के सर्वोत्तम प्रथाओं को बनाए रखने और जारी रखने के लिए कहा जा सकता है।
11. SoIC

SoIC, जिसे TSMC-SoIC के नाम से भी जाना जाता है, TSMC-System-on-Integrated-Chips द्वारा प्रस्तावित एक नई तकनीक है।उम्मीद है कि 2021 में TSMC की SoIC तकनीक का बड़े पैमाने पर उत्पादन किया जाएगा।
वास्तव में SoIC क्या है?तथाकथित SoIC एक अभिनव मल्टी-चिप स्टैकिंग तकनीक है जो 10 नैनोमीटर से नीचे की प्रक्रियाओं के लिए वेफर-स्तर एकीकरण कर सकती है।इस तकनीक की सबसे विशिष्ट विशेषता नो-बंप बॉन्डिंग संरचना है, इसलिए इसमें उच्च एकीकरण घनत्व और बेहतर चलने वाला प्रदर्शन है।
SoIC में दो तकनीकी रूप शामिल हैं: CoW (चिप-ऑन-वेफर) और WoW (वेफर-ऑन-वेफर)।TSMC के वर्णन से, SoIC WoW वेफर-टू-वेफर या CoW चिप-टू-वेफर संबंध का एक सीधा बंधन है, जो फ्रंट-एंड 3D तकनीक (FE 3D) से संबंधित है, जबकि पूर्वोक्त InFO और CoWoS बैक-एंड से संबंधित हैं 3 डी तकनीक (बीई 3 डी)।TSMC और Siemens EDA (Mentor) ने SoIC तकनीक पर सहयोग किया और संबंधित डिज़ाइन और सत्यापन उपकरण लॉन्च किए।
नीचे दिया गया आंकड़ा 3D IC और SoIC एकीकरण की तुलना है।

विशेष रूप से, SoIC और 3D IC की निर्माण प्रक्रिया कुछ समान है।SoIC की कुंजी धक्कों के बिना एक जंक्शन संरचना का एहसास करना है, और इसके TSV का घनत्व पारंपरिक 3D IC की तुलना में अधिक है, जिसे सीधे अत्यंत छोटे TSV द्वारा महसूस किया जा सकता है।चिप्स की परतों के बीच अंतर्संबंध।उपरोक्त आंकड़ा 3D IC और SoIC के बीच TSV घनत्व और टक्कर के आकार की तुलना को दर्शाता है।यह देखा जा सकता है कि SoIC का TSV घनत्व 3D IC की तुलना में बहुत अधिक है।इसी समय, इसके चिप्स के बीच का अंतरसंबंध भी नो-बम्प डायरेक्ट बॉन्डिंग तकनीक को अपनाता है।चिप की पिच छोटी होती है और एकीकरण का घनत्व अधिक होता है।इसलिए, इसके उत्पाद भी पारंपरिक लोगों की तुलना में बेहतर हैं।3 डी आईसी में एक उच्च कार्यात्मक घनत्व है।
12. एक्स-क्यूब
X-Cube (eXtended-Cube) सैमसंग द्वारा घोषित एक 3 डी इंटीग्रेटेड तकनीक है जो छोटी जगह में अधिक मेमोरी को समायोजित कर सकती है और इकाइयों के बीच सिग्नल दूरी को कम कर सकती है।
एक्स-क्यूब का उपयोग उन प्रक्रियाओं में किया जाता है जिनके लिए उच्च प्रदर्शन और बैंडविड्थ की आवश्यकता होती है, जैसे 5 जी, कृत्रिम बुद्धिमत्ता, पहनने योग्य या मोबाइल डिवाइस और उच्च कंप्यूटिंग शक्ति की आवश्यकता वाले एप्लिकेशन।एक्स-क्यूब तर्क इकाई के शीर्ष पर SRAM को ढेर करने के लिए टीएसवी तकनीक का उपयोग करता है, जो कि छोटी जगह में अधिक मेमोरी को समायोजित कर सकता है।
यह एक्स-क्यूब प्रौद्योगिकी डिस्प्ले आरेख से देखा जा सकता है कि, कई चिप्स के पिछले 2 डी समानांतर पैकेजिंग के विपरीत, एक्स-क्यूब 3 डी पैकेज कई चिप्स को ढेर करने और पैक करने की अनुमति देता है, जिससे तैयार चिप संरचना अधिक कॉम्पैक्ट हो जाती है।TSV तकनीक का उपयोग चिप्स को जोड़ने के लिए किया जाता है, जो ट्रांसमिशन दर को बढ़ाते हुए बिजली की खपत को कम करता है।तकनीक को अत्याधुनिक 5 जी, एआई, एआर, एचपीसी, मोबाइल चिप्स, वीआर और अन्य क्षेत्रों में लागू किया जाएगा।

एक्स-क्यूब तकनीक चिप्स के बीच सिग्नल ट्रांसमिशन दूरी को बहुत कम कर देती है, डेटा ट्रांसमिशन की गति को बढ़ा देती है, बिजली की खपत को कम करती है, और ग्राहक की जरूरतों के अनुसार मेमोरी बैंडविड्थ और घनत्व को अनुकूलित कर सकती है।वर्तमान में, एक्स-क्यूब प्रौद्योगिकी पहले से ही 7nm और 5nm प्रक्रियाओं का समर्थन कर सकती है।सैमसंग उच्च प्रदर्शन वाली चिप्स की एक नई पीढ़ी में इस तकनीक को तैनात करने के लिए वैश्विक अर्धचालक कंपनियों के साथ सहयोग करना जारी रखेगा।
निष्कर्ष उन्नत पैकेजिंग तकनीक
इस लेख में, हम आज 12 सबसे मुख्यधारा की उन्नत पैकेजिंग तकनीकों का वर्णन करते हैं।निम्न तालिका इन मुख्यधारा की उन्नत पैकेजिंग प्रौद्योगिकियों की एक क्षैतिज तुलना है।

तुलना से, हम देख सकते हैं कि उन्नत पैकेजिंग का उद्भव और तेजी से विकास मुख्य रूप से पिछले 10 वर्षों में है।इसकी एकीकरण प्रौद्योगिकी में मुख्य रूप से 2D, 2.5D, 3D, 3D + 2D, 3D + 2.5D शामिल हैं, और इसके कार्य घनत्व भी कम है।, मध्यम, उच्च और अत्यंत उच्च।एप्लिकेशन क्षेत्रों में 5G, AI, पहनने योग्य डिवाइस, मोबाइल डिवाइस, उच्च-प्रदर्शन सर्वर, उच्च-प्रदर्शन कंप्यूटिंग, उच्च-प्रदर्शन ग्राफिक्स और अन्य क्षेत्र शामिल हैं।मुख्य एप्लिकेशन विक्रेताओं में टीएसएमसी, इंटेल, सैमसंग और अन्य प्रसिद्ध चिप निर्माता शामिल हैं, यह उन्नत पैकेजिंग और चिप निर्माण के एकीकरण की प्रवृत्ति को भी दर्शाता है।

अंत में, आइए संक्षेप करें: उन्नत पैकेजिंग का उद्देश्य निम्नलिखित है:

फ़ंक्शन घनत्व में सुधार, इंटरकनेक्शन लंबाई को छोटा करना, सिस्टम के प्रदर्शन में सुधार करना, और समग्र बिजली की खपत को कम करना।

उन्नत पैकेजिंग ईडीए टूल्स के लिए नई आवश्यकताओं को भी सामने रखती है।EDA टूल्स को FIWLP, FOWLP, 2.5D TSV और 3D TSV डिज़ाइन का समर्थन करने में सक्षम होने की आवश्यकता होती है, और बहु-सब्सट्रेट डिज़ाइन का समर्थन करने की भी आवश्यकता होती है, क्योंकि किसी उत्पाद में सिलिकॉन इंटरपॉसर (inteposer) और पैकेजिंग सब्सट्रेट (Substrate) अक्सर एक साथ एकीकृत होते हैं। , और प्रमुख ईडीए कंपनियों ने उन्नत पैकेजिंग के डिजाइन और सत्यापन का समर्थन करने के लिए नए उपकरण लॉन्च किए हैं, जिनमें सिनोप्सिस, ताल, सीमेंस ईडीए (मेंटर) सक्रिय रूप से भाग ले रहे हैं।

निम्नलिखित आंकड़ा सीमेंस ईडीए एक्सपीडी उपकरण के उन्नत पैकेज डिजाइन का स्क्रीनशॉट दिखाता है।डिज़ाइन में 3D TSV और 2.5D TSV डिज़ाइन, इंटरपोज़र, सबस्ट्रेट, FlipChip, माइक्रोबंप, BGA और अन्य तत्व शामिल हैं, जो EDA टूल में विस्तृत और सटीक हैं।